經常有朋友問我：“Intel為什麼不出個100核的CPU”，“AMD單核幹不過Intel，怎麼不堆出個巨無霸和Intel競爭呢？”。“質不夠，量來湊”似乎是個好主意，頓時感覺摩爾定律有希望了，我們相關行業又可以混幾年了。
幻想美妙，現實殘酷。CPU製程不變的情況下，堆砌內核必定造成CPU核心Die尺寸的增大，而其對於產品的良率有極大的影響。產品的良率影響到產品的價格，誰也不想看到自己的錢包縮水。下面我們來看一下Die的大小對於良率的影響。
Die的大小與良率（yield）
在前文（CPU製造的那些事之一：i7和i5其實是孿生兄弟！？）中我們介紹了CPU的製造過程，也順便提到了晶圓Wafer。我們都知道CPU的製造過程，一定會用到晶圓Wafer。每個CPU內核Die都是從一個完整的Wafer上面切割下來的：
CPU成本的一個重要考量是每個Wafer能製造多少個Die，並儘量減少浪費。我們就以目前主流的300mm晶圓為例。先假設我們的晶圓出自上帝之手，沒有任何缺陷（Defect）。因為Die一般是長方形或者正方形，所以圓形的Wafer邊緣部分被浪費了，如下圖：
從圖中我們可以看出隨著Die的縮小，浪費的比例也從36%縮小成為12.6%。根據極限知識，我們知道如果Die的大小足夠小，我們理論上可以100%用上所有的Wafer大小。從中我們可以看出越小的Die，浪費越小，從而降低CPU價格，對CPU生產者和消費者都是好事。
回過頭來，晶圓在製造過程中總是避免不了缺陷，這些缺陷就像撒芝麻粒，分佈在整個Wafer上：
如果考慮缺陷，Die的大小會嚴重影響良率：
上圖大家可以點開看（圖比較大），其中不太清楚的紅色小點是晶圓的缺陷，在Die很大時，有很大概率它的範圍內會缺陷，而只要有缺陷該Die就報廢了（簡化處理）；在Die比較小的時候，它含有缺陷的可能性就大大降低了。如圖中，隨著Die的減小，良率從第一個的35.7%提高到了95.2%!我們舉個極端的例子，整個Wafer就一個Die，那麼良率只有0%了，生產一個報廢一個。誰還幹這麼傻的事！
製程、Die的大小與良率
22nm->14nm->10nm->7nm，每一步前進都會消耗大量的投資，芯片生產廠家還樂此不疲，有很大的原因就是製程提高了，Die也小了（或者同樣大小可以塞入更多的晶體管），良率提高了，也就省錢了。製程提高還能帶來另外的好處，譬如更加省電了，性能更好了等等。
但是更好的製程在最初往往會讓晶圓的缺陷更容易造成嚴重問題，反過來會降低良率。頻率也可能上不去，不得不binned到低頻。同時漏電流的增加會讓待機功耗增加，這也是為什麼最初的14nmCPU比22nm待機功耗更高的原因。
結論
100個內核的CPU是行不通的，至少目前行不通。現在Die尺寸最大的據我所知就是Intel的Knight系列和N的人工智能板卡，成本非常高。而它們能做那麼多核是因為每個核都很簡單，佔地很小，加起來Die的面積也在可控範圍內。
也有同學好奇為什麼不採用更大的Wafer呢？那將我們下一篇的內容。
補充
AMD在豬隊友工藝落後Intel的前提下，又想要堆核怒懟。另闢蹊徑，採取一個Package封裝4個獨立Die的做法，推出了EPYC服務器芯片，即不影響良率，又可以核心數目好看，可謂一舉兩得。
並在剛不久發佈了ThreadRipper
可惜連接四個Die的片外總線終歸沒有片內總線效率高，在好些benchmark中敗下陣來，可見沒有免費的午餐。他也似乎忘記了自己在2005年雙核口水大戰中調侃Intel是“膠水粘”的雙核，自己這次可是“拼積木”式的，為了數據好看也夠“拼”的了。
我們來看看四個Die是怎麼連接的。我們來看一個雙路EPYC服務器：
注意這裡的雙路之間互聯和每個CPU Package（MCM）裡面4個Zeppelin Die都是Infinity Fabric連接的，本質上Package的四個Die和四路CPU沒有什麼不同。是四個NUMA的Node（NUMA與UEFI）。
而Intel的Pakcage內部是一個Die, Core之間原來是Ring Bus，在Skylake後改為Mesh:
而與Infinity Fabric對應的QPI和UPI只用到了socket互聯：
它們的延遲不在一個數量級上。
AMD這樣做，在增加靈活性之外，主要的目的是：省錢！！AMD每個Zeppelin Die都比Intel的小，這對良品率提高很大，節約了生產費用。
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