作者：上方文Q
說起西部數據，大家第一個想到的肯定是硬盤，但其實在 CPU 處理器領域，西數也是鑽研頗深，
2018 年底就發佈了基於 RISC-V 指令集的自主通用架構 SweRV、開源的 SweRV 指令集模擬器(ISS)，並向第三方芯片廠商開放。西數 SweRV 是一種 32 位順序執行架構，雙路超標量設計，9 級流水線，支持 SMT 同步多線程。
第一個版本 Swe Core EH1 採用臺積電 28nm 工藝製造，運行頻率高達 1.8GHz，模擬性能可達 4.9 CoreMark/MHz，略高於 ARM A15。
今天，西數發佈了兩款新的 SweRV 核心產品 SweRV Core EH2、SweRV Core EL2，都屬於微控制器專用 CPU。
SweRV Core EH2 基本架構不變，工藝升級為臺積電 16nm FinFET 造，以獲得性能、功耗、面積的最佳平衡，模擬性能提升 29％ 達到 6.3 CoreMark/MHz，內核面積縮小 39％ 僅為 0.067 平方毫米。
它依然可用於 SSD 控制器等領域，而更強的性能、更小的面積使其應用潛力更大。
SweRV Core EL2 是一個超級精簡版，還是 32 位順序架構、16nm 工藝，但改成單路超標量、4 級流水線、單線程，內核面積只有區區 0.023 平方毫米，性能約 3.6 CoreMarks/MHz。
它主要用於取代控制器 SoC 中的時序邏輯、狀態機，它們都必須儘可能的小。
西數表示，EH1、EH2、EL2 核心都會在近期出現在大量產品中，但沒有透露具體名單(或許自家 SSD 主控?)，而這些核心都會繼續對外開放，以壯大 RISC-V 的生態。
此外，西數還發布了基於以太網 OminXtend 的緩存一致性技術的硬件參考設計，開發者可引入自己的芯片設計中，比如 GPU、FPGA、機器學習加速器等等。
西數已將此設計交給芯片聯盟(Chips Alliance)，後者今後將負責 OmniXtend 協議的進一步開發。
