01.16 高線性度CMOS模擬乘法器設計與仿真

模擬乘法器是模擬信號處理系統的重要組成部分，在自動增益控制、鎖相環、調製、解調、相位檢查、頻率變換、信號平方開方、神經網絡和模糊積分系統等方面有著廣泛應用

隨著CMOS特徵工藝不斷縮小，為保證MOS管工作在飽和區，必須限制信號的線性輸入範圍，傳統的CMOS Gilbert乘法單元電路難以實現較寬的輸入範圍，抗噪聲能力十分有限^[8-9]，為解決CMOS Gilbert乘法單元的這些缺陷，就必須加入信號衰減電路對其進行優化^[10-11]。本文基於TSMC 0.18 μm工藝設計了一種CMOS模擬乘法器，通過優化電路和器件結構，在HSPICE環境下對CMOS模擬乘法器的直流、交流、倍頻、噪聲及溫度等特性進行仿真和優化，分析了各項關鍵性能參數並與參考文獻進行了比較。

1 模擬乘法器電路結構設計

本文采用有源衰減器來提高CMOS模擬乘法器的信號處理能力，對輸入信號進行衰減，並使用源跟隨器對信號的電位進行平移，通過對信號的預處理來提高乘法器的性能。電路主要由有源衰減器、CMOS Gilbert乘法單元和偏置電路三部分組成。有源衰減器對輸入信號進行衰減及電位平移，CMOS Gilbert乘法單元對預處理後的信號進行乘法運算，偏置電路為電流源提供偏置電壓。

1.1 CMOS Gilbert乘法單元

CMOS Gilbert乘法單元的電路拓撲結構如圖1所示。其中M7、M11和M12為NMOS電流源，V_b為電流源M7的偏置電壓，M1~M6構成MOS型Gilbert六管乘法單元^[4]。V_x1、V_x2、V_y1和V_y2為輸入信號端，V_o1和V_o2為輸出信號端。設K=0.5μ

其中，I₁～I₄、I₁₁和I₁₂分別為M1、M2、M3、M4、M11和M12的源漏電流，I_SS為M5和M6的源漏電流，U_X=V_x1-V_x2，U_Y=V_y1-V_y2。

從式(2)所給的近似條件中可以看出，在很小的情況下，CMOS Gilbert乘法單元實現了乘法運算。為滿足這一近似條件，在CMOS Gilbert乘法單元的兩個輸入端X和Y各加入一對有源衰減器。

1.2 有源衰減器

X信號的有源衰減器電路拓撲結構如圖2所示。電路為對稱結構，分別處理兩個輸入端的X信號。以左半邊電路為例，P管M13工作在線性區，P管M17工作在飽和區，構成有源衰減器^[7]。N管M25工作在飽和區，作為源跟隨器。M21為電流源，與M25構成電位平移電路。V_x3和V_x4為輸入信號端，V_x1和V_x3為輸出信號端。記M25的柵電壓為V₁，設V_TH13=V_TH17=V_TH，V₁與輸入電壓的關係為：

可見，適當調節M13和M17的溝道寬度和溝道長度即可獲得合適的衰減係數。Y信號有源衰減器的原理與X信號有源衰減器的原理相同。

1.3 偏置電路

偏置電路拓撲結構如圖3所示，由三個漏柵短接的NMOS串聯組成，通過調節M8~M10的寬長比來確定偏置電壓，其中V_b為輸出電壓端。

1.4 整體電路及參數

CMOS模擬乘法器整體電路結構及參數如圖4和表1所示。該電路主要由CMOS Gilbert乘法單元電路、有源衰減器電路、偏置電路等幾個模塊構成。

在圖4中，從左到右依次為偏置電路、X信號有源衰減器、CMOS Gilbert乘法單元和Y信號有源衰減器。基於TSMC 0.18 μm工藝，通過優化，模擬乘法器整體電路中各MOS管寬長比如表1所示。

2 模擬乘法器電路仿真結果

基於TSMC 0.18 μm工藝，採用工藝庫中的3.3 V器件，經仿真各優化後的MOS管耐壓情況符合工藝要求。在HSPICE環境下對乘法器的直流傳輸特性、交流特性、倍頻特性以及溫度特性進行仿真。

2.1 直流傳輸特性

當V_x4=0 V，V_y3=0 V時，使V_x3分別從0.6 V至-0.6 V以步長0.2 V進行直流傳輸特性掃描，當從-0.6 V至0.6 V以步長0.2 V增加，得到X端直流傳輸特性如圖5所示，其中V_out=V_o1=V_o2。

取電壓範圍最大的兩條直線用最小二乘法擬合得到直線方程：y₁=-0.041 49x1+0.000 15，最大非線性誤差為3.84%；y₂=0.002 5x₂+0.000 01，最大非線性誤差為3.81%。

輸入範圍為±0.9 V時，X端直流傳輸特性如圖6所示。可線性擬合為：y₁=-0.005 87x₁+0.000 44，最大非線性誤差為5.52%；y₂=0.005 7x₂+0.000 05，最大非線性誤差為5.72%。

2.2 交流傳輸特性

當V_x4=-0.6 V，V_y3=-0.6 V，V_y4=0.6 V時，在V_x3輸入直流偏壓為0.6 V、幅值為0.2 V的交流信號，頻率從0.5 GHz到100 kHz以每10 Hz為單位衰減，得到X端交流傳輸特性如圖7所示，可得出乘法器-3 dB帶寬為181 MHz。

2.3 倍頻特性

在Vx3端輸入頻率為500 kHz的正弦信號，在V_x4輸入與V_x3頻率幅度相同、相位相反的正弦信號，令V_x=V_x3-V_x4。同理，在V_y3端輸入頻率為500 kHz的正弦信號，在V_y4輸入與V_y3頻率幅度相同、相位相反的正弦信號，令V_y=V_y3-V_y4。可得到輸出的仿真結果如圖8所示，可以看出輸出信號的頻率是輸入信號的兩倍，即模擬乘法器實現了原輸入信號的倍頻。

在V_x端輸入頻率為20 kHz、幅值為0.2 V的正弦信號，在V_y端輸入頻率為500 kHz、幅值為0.2 V的正弦信號。得到該模擬乘法器的雙邊帶調幅仿真結果如圖9所示。

2.4 溫度特性

不同溫度下的輸出響應如圖10和圖11所示。從圖10可見，隨著溫度的升高，輸出幅度會減小。在圖11中，以27 ℃曲線中0 dB為參考點，當溫度為-46 ℃時，輸入信號為134 MHz時的輸出誤差為3.04 dB；當溫度為100 ℃時，輸入信號為134 MHz時的輸出誤差為-3.19 dB。

2.5 噪聲分析

模擬乘法器的噪聲仿真曲線如圖12所示。可以看出，在頻率為100 kHz時，等效輸入噪聲為287 nV/，等效輸出噪聲為9.83 nV/。

2.6 模擬乘法器版圖的優化設計

基於TSMC 0.18 μm工藝，使用Cadence Virtuoso軟件對該模擬乘法器的版圖進行了優化設計，版圖面積為(215×268)?滋m2，如圖13所示。與文獻[7]中所設計的版圖相比，本文差分對管採用了共質心技術，並對大尺寸晶體管進行了拆分處理，有效提高了版圖性能，本文采用Si基CMOS工藝有利於與芯片其他Si基集成電路模塊的系統集成，提高整個芯片的集成度。

3 模擬乘法器線性度分析與比較

3.1 模擬乘法器線性度與輸出幅度的關係

在輸入信號幅度固定為±0.6 V時，通過優化有源衰減器MOS管的寬長比來控制乘法器的輸出幅度，研究其線性度和輸出幅度的關係，如表2所示。由於乘法器性能取決於MOS晶體管的I-V特性，隨著輸出幅度減小，乘法器最大非線性誤差也隨之減小，但若輸出幅度太小，信號便難於檢測。乘法器輸出幅度與線性度應折中考慮，根據實際應用需求優化器件參數。

3.2 與參考文獻的線性度等參數的比較

在參考文獻中，線性度用非線性誤差這一指標來衡量，是反映乘法器性能的主要指標之一，本文乘法器與參考文獻中的乘法器比較如表3所示。

通過綜合比較模擬乘法器主要參數，如電源電壓、輸入電壓範圍、非線性誤差、-3 dB帶寬和特徵工藝等，可見，和文獻相比，本文采用的特徵工藝和電源電壓均符合當前集成電路發展趨勢，本文乘法器在輸入範圍更寬的情況下（±0.6 V），非線性誤差減小到3.84%，這表明本文乘法器的線性度明顯優於現有文獻。

4 結論

本文采用CMOS器件，通過優化電路結構和器件參數，設計了一種高線性度CMOS模擬乘法器。採用有源衰減器對輸入信號進行預處理，將預處理之後的信號送至CMOS Gilbert乘法單元進行運算。與參考文獻中的幾款典型乘法器對比表明，本文通過優化設計電路結構和器件參數的集成電路設計方法^[12]，得到的乘法器具有輸入範圍更寬、非線性誤差更小等優點，線性度明顯提高，因此，本文模擬乘法器的抗噪聲能力更強，將在信號完整性等領域有著重要應用。

參考文獻

[1] 張桂英，戴宇傑，張小興，等.一種結構簡單的低壓、低功耗CMOS 4象限模擬乘法器設計[J].南開大學學報(自然科學版)，2012，45(4)：63-66.

[2] PATEL D，AMIN G.Wideband and low power CMOS analog multiplier in deep submicron technology[J].International Journal of Engineering Sciences & Research Technology，2014，3(2)：909-913.

[3] 王春悅，梁瀟，石文孝.基於改進的電流傳送器的模擬乘法器設計[J].吉林大學學報(信息科學版)，2017，35(3)：229-234.

[4] HONG B，HAJIMIRI A.Analysis of a balanced analog multiplier for an arbitrary number of signed inputs[J].International Journal of Circuit Theory and Applications，2016，45(4)：483-501.

[5] JAFARI H，ABBASI Z，AZHARI S J.An offset-free high linear low power high speed four-quadrant MTL multiplier[J].Italian Journal of Science & Engineering，2017，1(3)：129-134.

[6] 王永傑，郭強.基於電流模電路的CMOS模擬乘法器設計[J].科學技術與工程，2012，12 (34)：9355-9357.

[7] Chen Chunhong，Li Zheng.A low-power CMOS analog multiplier[J].IEEE Transactions on Circuits and Systems II-Express Briefs，2006，53(2)：100-104.

[8] 吳湘鋒，李志軍，張黎黎.高精度電流模式四象限乘法器的設計與應用[J].微電子學，2015，45(4)：488-491.

[9] CRUZ-ALEJO J，OLIVA-MORENO L N.Low voltage FGMOS four quadrants analog multiplier[J].Advanced Materials Research，2014，918(2014)：313-318.

[10] 陸曉俊，李富華.一種低壓高線性CMOS模擬乘法器設計[J].現代電子技術，2011，34(2)：139-144.

[11] 李志軍，曾以成.多功能AB類四象限模擬乘法器[J].電子學報，2011，39（11）：2697-2700.

[12] 王鵬，汪濤，丁坤，等.一種高增益三級運算放大器[J].微電子學，2018，48(5)：579-584.

作者信息:

丁 坤1，田睿智1，汪 濤1，2，王 鵬1，易茂祥1，張慶哲1

(1.合肥工業大學 電子科學與應用物理學院 國家示範性微電子學院，安徽 合肥230009；

2.中國科學技術大學 信息科學技術學院，安徽 合肥230027)

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