氢原子很生气

我来简单说说吧！

1、纳米是尺寸还是间距：用最直白的话说，芯片制造工艺中的5nm、7nm其实指的就是晶体管尺寸。一般专业术语称之为晶体管栅极的宽度（下图红框就是栅极），也就是所谓的栅长。栅长的宽度越小，也就意味着晶体管的尺寸越小。

2、晶体管小的好处：晶体管越小也就意味着在单个晶圆体上能塞入更多的晶体管，相同晶圆体面积的情况下，这样就可以以更小的功耗来容纳更复杂的电路系统，也就意味着了电路系统集成度更高，能实现更大的运行速率。目前晶圆体尺寸最小能达到4寸，不过集成电路主流是使用8寸的晶圆体（见图）。

3、晶体管尺寸不能无限缩小：当然，在我们这个世界很多技术都会遇上物理极限，晶体管尺寸也一样。按照现有的技术，当晶体管达到20nm时就会产生量子物理问题，比如漏电等。

因此，随着尺寸的越来越小，要解决的技术问题也就越多，厂商的研发难度也就越高。现在的7nm的制造工艺已经接近物理极限，而台积电现在已经准备研制5nm制造工艺，真要成功基本算是要突破物理极限了。

4、光刻机和蚀刻机的作用：要想实现纳米级晶体管制造，最终都离不开这两种设备。前者的主要作用是在晶圆体上涂抹光刻胶并进行光腐蚀，并在其中包含编码等内容；而后者则是将光刻机复印在晶圆体上的电路进行蚀刻，最终形成栅级，也就是前面说的晶体管。

Lscssh科技官观点：不知道看了以上的内容题主有无明白！目前我国在芯片制造领域整体还算过得去，除了最尖端的光刻机领域技术比较薄弱，只能生产90nm的设备，但在晶圆体和蚀刻机（见上图）方面我国技术并不弱，基本和世界先进水平持平。

Lscssh科技官

在了解芯片的纳米制程时，先来了解纳米的含义，它就是一个长度单位，相当于0.000000001公分，可能我们对数字前面的0没有感觉。假如一张纸的厚度是0.1毫米，要将这张纸的厚度切成10万条线，也就相当于1纳米。这个长度并不是晶体管的间距，而是晶体管内部电流从起点流向终点要经过一道闸门，而这个闸门的宽度就是芯片中所说的纳米单位。

晶体管的闸门是整个电路的开关，控制着晶体管的电流。工作都要靠它来完成。当在断开的状态下就是0，连接的时候就是1，而硅中的电荷是分为两种，在N极时就是负电子在活动，在P极时就是正电子在活动。也就是P极半导体排斥从N极来的电子，相当于0状态，如果要想开启晶体管，就需要向闸极增加很微少的正电压来介入电子的活动。

芯片厂商为了追求极致的性能，希望晶体管闸门的宽度越窄越好。不过当到达14纳米的时候，隔离层材料二氧化硅厚度不够，控制能力就会变差，电流流过会产生流失，导致芯片的功耗过高，增加热量，信号失真的问题。为了解决这些问题，芯片又要提高电压，这种情况几乎陷入了死循环，因此电流流失的问题不解决，功耗就一直存在。

工艺制程的提升都是将电晶体不断的缩小，这样做的目的就是为了能够在很小的芯片内装入更多的零件，性能提升，增加运算的速度。但这样的发展是有极限的，制程并不能一直减小。在2014年的时候，三星就取得了14纳米芯片的量产，这就标志着开始进入3D晶体管时代。随后三星对这项工艺不断改进，第一代芯片用在了苹果A9芯片上，第二代用在了自家的猎户座 8890和高通的820。

手机芯片已进入了7纳米时代，为了追求制程更高的芯片，科学家也在不断的试验，但材料是最大的问题。目前已在着手研究新型的纳米晶体管技术，这种技术可以让电流直接流入触点，流动距离更短，直接与端口连接，体积更占优势。在生产的过程中，对温度特别敏感，只能在低温下进行晶体管的连接可以减小段差。测试表明，这些新技术比普通的晶体管速度更快，功耗降低，相信未来更多的设备能用到。

星河方舟

感谢您的阅读！

我们力图用相对简单的语言，让大家通俗易懂的了解下，到底什么是所谓的7nm工艺制程？以及为什么有一段时间，大家都说7nm工艺是极限呢？

我们先看一张图：

（图源来自于：《 5nm就到极限了吗？谈芯片工艺发展路向》）

这张图其实已经很明显的解释了，什么是nm工艺？你可以看到Gate，中文意思是门的意思，在这里指的是栅极（Source：源极 ，Drain：漏极）。

那么，我们所谓的7nm指的就是栅极的大小，也可以成为栅长，它的距离越短，比如28nm——14nm——7nm，这个尺寸越来越小，那么我们如果实在同一片硅片，在上面可以放更多的晶体管（所以，7nm工艺是晶体管中的栅极的大小）。

为什么要不断的缩小工艺制程呢？我们如果将栅极变更小，源极和漏极之间流过的电流就会越快。自然，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。

摩尔定律

根据这个定律，工程师必须不断缩小晶体管的尺寸。而且，从硅材料芯片的物理极限来看，7nm也是物理极限。

但是，因为科研人员不断用替代材料，硅材料的优势也在不断降低！比如全新的III-V族化合物半导体、硅烯等等新的材料的使用，让所谓的摩尔定律，也在被挑战！

所以，未来可能会有更多的可能，只是我们还在等待而已。

LeoGo科技

    经常听说，手机处理器采用了7nm、10nm制程工艺，一个小小的处理器容纳了几十亿的晶体管，那么7nm是怎么计算的呢？下文具体说一说。

    晶体管的结构

    晶体管的结构如下图所示：

    在上图的晶体管中，电流从Source（源极）流入Drain（漏极），而Gate（栅极）相当于闸门，负责控制两端源极和漏极的通断，栅极的最小宽度（栅长）就是指XXnm制程工艺的数值。

    栅极的宽度非常重要，决定了电流通过时的损耗，直观表现就是手机常见的发热和功耗，相对来说宽度越窄、功耗越低。因此，对于台积电、三星等晶圆厂需要不断的升级技术，力求栅极宽度越窄越好。

    摩尔定律

    谈起芯片的制程工艺，不得不说“摩尔定律”这四个字。摩尔定律是指集成电路上可容纳的元器件数目，每隔18~24个月便会增加一倍，性能也提升一倍。

    芯片制造工艺常用XXnm表示，表示了栅极的最小宽度（栅长），栅长越短，则可以在相同尺寸的硅片上可以集成更多的晶体管。

    随着半导体工艺的进一步发展到5nm甚至3nm之后，电路中最窄的地方甚至只有十几个原子的厚度，面临半导体工艺的极限，量子隧穿效应就会发生，导致漏电流增加。至于摩尔定律还能走多远，看法并不一致，有预测认为摩尔定律的极限将在2025年左右到来。

Geek视界

有些回答者是不是人云亦云，乱答一通了？现在的芯片制程工艺远比我们想象中的要复杂太多太多了，没有那么简单。

纳米制程值做何指？

因为智能手机的快速发展，我们对12nm、10nm、7nm这类的制程工艺可能并不少听说。在以前晶体管的栅极间距（下图Gate的宽带值）与制造工艺（nm值）一致，但现在的7nm甚至更先进的5nm制程工艺远远复杂多了，事实上现在晶体管的栅极间距并无法直接代表制程工艺。

如果单纯理解成制程工艺提升是晶体管体积变小或栅极间距变小？其实并很不严谨。简单的举例，就如台积电的10nm制程工艺等同于三星的10nm制程工艺；而英特尔10nm的制程工艺却与台积电7nm制程工艺相类似。因而我们说纳米制程并没有通用标准。这些纳米值实际上并不代表晶体管的尺寸，而是代表制造它们的制造技术。

而更具代表意义的是晶体管密度。

通常来说，具有较高晶体管密度的制程工艺通常也会更好。从下图晶体管密度比较表中可以了解到，英特尔的10nm密度要比台积电的7nm密度还高，但是台积电的7纳米实际上在逻辑上比英特尔更密集。

晶体管密度提升的优势：

• 性能提升：随着晶体管尺寸的减小，单位面积中容纳更多的晶体管，从而令相同大小的处理器获得更高的处理能力。

• 功耗降低：较小的晶体管降低芯片总功耗，减少热量产生，还可进一步提高时钟速度。

制程工艺的提升换个层面而言其实就是晶体管密度的提升，这不仅导致半导体器件的性能提高，而且减小了其尺寸。这就是为什么计算机越来越小，越来越快的原因。

在以前工艺节点从40 nm、28 nm、16 nm、12nm、10nm不断提升，芯片制造商不遗余力地缩小晶体管的栅极宽度以实现工艺升级。而现在不同，发展到7nm制程工艺后，晶体管的泄漏问题越来越严重，单靠减小晶体管的栅极宽度已不能改善芯片制造工艺。

总之，这些纳米值实际上并不代表晶体管的尺寸，现在晶体管的栅极间距更无法直接代表制程工艺。现在的纳米制程也并没有通用标准，而更具代表意义的是晶体管密度。

IT小众

应该是导线线路宽度7纳米吧？

不知道对不对。

外行人随口一说(那尼)

芯片中的线路是通过极紫外光照射曝光，然后用蚀刻机腐蚀出一条沟槽，然后再向沟槽中注入导电材料，然后形成了一条导电线路，7纳米就是这个沟槽的宽度即导线线路宽度。

所谓ASML光刻机，其功能就是把设计好的电路图"啪"一下对着晶片上的胶层曝个光，曝光后轮到蚀刻机干活了。

华为海思就是专门设计这个电路图的。

荷兰阿斯麦光刻机设备就是专门曝光的。

上海中微半导体设备就是专门刻电路图的。

江丰电子专门提供溅射靶材的。

台积电就是专门加工芯片的，

长川科技是专门生产芯片封测设备的。

长电科技是专门进行封装测试的。

塞班班

下图是晶体管(mos管)的示意图，其制程几纳米指的是栅极(gate)的最小长度(length)，而不失宽度(width)，现在一般宽度都比长度大

年不再少630

首先，我们先回答一个关于什么是制程的问题。

在讲这个之前，不得不说一个半导体界的黄金定律也就是摩尔定律，即当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。更直观的体现便是节点大约每隔24个月便会缩小30%。

制程一般以特征尺寸来体现，所谓的特征尺寸就是原胞中的最小尺寸，通常以栅极的长度来表征。因此，现在常说的制程是多少纳米，其实质是栅极的最小长度是对应的纳米数。

接着，我们看看巨头们是对7nm如何定义的。通过查阅资料，两家芯片生产巨头，三星和台积电的7nm制程的概述如下，从表中可以看出晶体管之间的间距其实是46nm。

综上所谓的制程是7nm，其实质是栅极的最小长度是7nm，而并非是晶体管的间隙或晶体管的尺寸是7nm。

https://en.wikipedia.org/wiki/7_nanometer

IGBT人

7纳米工艺，指的是芯片制造过程中的光刻精度为7纳米。光刻精度也就是最小光刻宽度，通常可以理解为芯片图形中的最小线条。实际芯片线条的大小，还要考虑套刻精度，即多次光刻之间对准的精确度的影响。

CPU等数字集成电路主要是处理数字信号，更小的光刻精度可以生产更小的芯片单元，从而可起降低功耗，提高运算速率，减少芯片单位面积（从而降低成本）等作用。

功夫茶客

晶体管，二极管，三极管，CMOS，NMOS，PN结，基区，发射区，空穴，电子，卧槽看到标题吓得我说出这么多名词，还好没挂科

關鍵字: 科技 硬件 尺寸