三星7納米的較慢坡度與EUV準備就緒緊密相關。在過去的一年中，我們看到吞吐量逐漸提高到可以接受的水平。當前部署的NXE：3400B系統的工作功率為250 W或更高。這以及其他幾項改進（例如正常運行時間）意味著EUV現在已準備好進行大批量生產。
隨著三星終於通過Exynos 9825 推出了其7納米工藝，現在該著眼於下一代工藝節點了。
路線圖
目前，三星處於其7LPP點。今年早些時候，在臺積電宣佈其6 nm節點 的同一週三星也宣佈進入 6 nm 。三星6LPP只是引入了SDB，從而使密度提高了1.18倍。另一個更改是刪除了4LPP節點，僅在路線圖上保留了4LPE，我們將在後面詳細討論。最後，三星將3GAAE和3GAAP重命名為3GAE和3GAP。
三星路線圖是最後三家領先公司中風險最低的路線圖。每個進化節點都是高度增量的，通常只引入一個更改。這使他們可以通過剝離一些先前引入的擴展擴展器，並在收益學習成熟後將它們重新添加到後續節點中，來減輕新節點的風險。
不利的一面是三星的主要節點之間的間距相當大，在主要節點之間，它們落後於PPA中的TSMC。
5LPE
從較高的角度來看，5LPE節點實際上是公司7納米工藝的擴展，並計劃在借鑑7LPP的基礎上，作為第二代EUV工藝。為此，5LPE使用相同的7LPP晶體管SRAM並提供GR兼容性。
但是5LPE確實引入了許多新的增強功能，最大的增強是新的6T UHD庫，該庫帶有SDB和36 nm M2以及有源區圖案（RXN / RXP）邊緣上的CB。對於超低功耗/常開晶體管，三星還增加了單鰭片器件。
PPA
5LPE與7LPP相比具有許多優勢，具體取決於選擇的遷移路徑。通過增強晶體管的改進，三星聲稱在使用5LPE 7.5T庫時其7LPP工藝的性能提高了11％。或者，移至6T庫將使密度提高0.70倍。
這兩個庫之間的差異很小，並且具有與7LPP相同的晶體管-相同的FP，相同的PP，但輪廓略有改善。HD庫為3p + 3n，具有60 nm的多節距和MDB。UHD是具有SDB的2p + 2n，並使用了54 nm的更緊密的多節距。
瞭解三星標準單元庫演進的更好方法是通過性能/主動差異線/單元比較。當前的趨勢是7 HP上有10條擴散線，7 HD或5 HD上有9條擴散線，最後5 UHD上有8條擴散線。
與10納米相比，三星的7LPP每個鰭片具有更高的驅動電流，因此，從每個單元相同數量的擴散線開始，即可提供更高的性能。隨著收縮，您每個單元的PPA會更好。8納米和7納米高密度單元都去除了一條鰭，從而以與以前的節點相似的性能為您提供了更好的面積。
新的5 nm UHD單元通過去除另一條鰭進一步延續了這一趨勢，當與略微增強的晶體管結合使用時，鰭可以提供略微更好的功率面積改善。
新的超高密度（UHD）6T庫取代了以前的具有9條擴散線的7LPP HD庫。新的UHD庫刪除了另一條擴散線，從而產生了216納米的單元高度。這裡的新功能是在主動RXN / RXP邊緣上引入CB。
三星還增加了單鰭器件低洩漏器件，據報道它們可提供高達20％的低功耗。
根據我們的估計，三星5 nm節點UHD單元的密度已達到接近130 MTr /mm²，這是第一個超過英特爾10納米節點和臺積電7納米節點的三星節點。值得一提的是，明年年初，臺積電將升級其N5節點，該節點的密度比三星提供的任何產品都要高。考慮到時間安排，我們還期望臺積電在三星生產5LPE之前生產N5。
三星節點密度（WikiChip分析）
4LPE
三星的最後一個FinFET節點將是4LPE節點。4LPE與5LPE相似，但是M1的間距從40 nm縮小到28 nm，M3的間距從36 nm縮小到32 nm。我們還聽說計劃將鰭間距減小到25 nm，但我們無法正式確認。
根據目前的數量，我們估計4LPE的單元級晶體管密度為137 MTr /mm²。與臺積電N5和英特爾的7 nm節點相比，該工藝計劃於2021年左右推出，是最不密集的工藝。
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