三星7纳米的较慢坡度与EUV准备就绪紧密相关。在过去的一年中，我们看到吞吐量逐渐提高到可以接受的水平。当前部署的NXE：3400B系统的工作功率为250 W或更高。这以及其他几项改进（例如正常运行时间）意味着EUV现在已准备好进行大批量生产。
随着三星终于通过Exynos 9825 推出了其7纳米工艺，现在该着眼于下一代工艺节点了。
路线图
目前，三星处于其7LPP点。今年早些时候，在台积电宣布其6 nm节点 的同一周三星也宣布进入 6 nm 。三星6LPP只是引入了SDB，从而使密度提高了1.18倍。另一个更改是删除了4LPP节点，仅在路线图上保留了4LPE，我们将在后面详细讨论。最后，三星将3GAAE和3GAAP重命名为3GAE和3GAP。
三星路线图是最后三家领先公司中风险最低的路线图。每个进化节点都是高度增量的，通常只引入一个更改。这使他们可以通过剥离一些先前引入的扩展扩展器，并在收益学习成熟后将它们重新添加到后续节点中，来减轻新节点的风险。
不利的一面是三星的主要节点之间的间距相当大，在主要节点之间，它们落后于PPA中的TSMC。
5LPE
从较高的角度来看，5LPE节点实际上是公司7纳米工艺的扩展，并计划在借鉴7LPP的基础上，作为第二代EUV工艺。为此，5LPE使用相同的7LPP晶体管SRAM并提供GR兼容性。
但是5LPE确实引入了许多新的增强功能，最大的增强是新的6T UHD库，该库带有SDB和36 nm M2以及有源区图案（RXN / RXP）边缘上的CB。对于超低功耗/常开晶体管，三星还增加了单鳍片器件。
PPA
5LPE与7LPP相比具有许多优势，具体取决于选择的迁移路径。通过增强晶体管的改进，三星声称在使用5LPE 7.5T库时其7LPP工艺的性能提高了11％。或者，移至6T库将使密度提高0.70倍。
这两个库之间的差异很小，并且具有与7LPP相同的晶体管-相同的FP，相同的PP，但轮廓略有改善。HD库为3p + 3n，具有60 nm的多节距和MDB。UHD是具有SDB的2p + 2n，并使用了54 nm的更紧密的多节距。
了解三星标准单元库演进的更好方法是通过性能/主动差异线/单元比较。当前的趋势是7 HP上有10条扩散线，7 HD或5 HD上有9条扩散线，最后5 UHD上有8条扩散线。
与10纳米相比，三星的7LPP每个鳍片具有更高的驱动电流，因此，从每个单元相同数量的扩散线开始，即可提供更高的性能。随着收缩，您每个单元的PPA会更好。8纳米和7纳米高密度单元都去除了一条鳍，从而以与以前的节点相似的性能为您提供了更好的面积。
新的5 nm UHD单元通过去除另一条鳍进一步延续了这一趋势，当与略微增强的晶体管结合使用时，鳍可以提供略微更好的功率面积改善。
新的超高密度（UHD）6T库取代了以前的具有9条扩散线的7LPP HD库。新的UHD库删除了另一条扩散线，从而产生了216纳米的单元高度。这里的新功能是在主动RXN / RXP边缘上引入CB。
三星还增加了单鳍器件低泄漏器件，据报道它们可提供高达20％的低功耗。
根据我们的估计，三星5 nm节点UHD单元的密度已达到接近130 MTr /mm²，这是第一个超过英特尔10纳米节点和台积电7纳米节点的三星节点。值得一提的是，明年年初，台积电将升级其N5节点，该节点的密度比三星提供的任何产品都要高。考虑到时间安排，我们还期望台积电在三星生产5LPE之前生产N5。
三星节点密度（WikiChip分析）
4LPE
三星的最后一个FinFET节点将是4LPE节点。4LPE与5LPE相似，但是M1的间距从40 nm缩小到28 nm，M3的间距从36 nm缩小到32 nm。我们还听说计划将鳍间距减小到25 nm，但我们无法正式确认。
根据目前的数量，我们估计4LPE的单元级晶体管密度为137 MTr /mm²。与台积电N5和英特尔的7 nm节点相比，该工艺计划于2021年左右推出，是最不密集的工艺。
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