導讀：在這篇文章中，我們可以瞭解到四個概念：摩爾定律， Chiplet，IP，SiP以及四者之間的相互關聯。
什麼是“摩爾定律”？
摩爾定律是以英特爾聯合創始人戈登·摩爾(Gordon Moore)的名字命名的。戈登·摩爾在1965年時提出，半導體芯片上集成的晶體管和電阻數量將每年增加一倍。1975年，他又根據當時的實際情況對摩爾定律進行了修正，把"每年增加一倍"改為了"每18到24個月增加一倍"。
摩爾定律發展至今已有50多年，在這50多年間，不斷有人唱衰，甚至有人提出“摩爾定律已死”的觀點。
芯片製造商已經使用了各種手段來跟上摩爾定律的步伐，譬如增加更多的核，驅動芯片內部的線程，以及利用各種加速器。但還是無法避免摩爾定律的加倍效應已經開始放緩的事實，不斷地縮小芯片的尺寸總會有物理極限：現在最新的製程工藝特徵尺寸僅為7nm，而硅原子的直徑為0.117nm，也就是說，在7nm工藝的芯片中的晶體管的特徵尺寸僅為60個硅原子組成，隨著尺寸的進一步減少，其數量還會進一步減少。
在同等面積大小的區域裡，隨著擠進越來越多的硅電路，漏電流增加、散熱問題大、時鐘頻率增長減慢等問題難以解決。所以，有唱衰的言論自然不算奇怪。
這時候，有人說，Chiplet是解決摩爾定律死亡的好方法。
什麼是“Chiplet ”？
Chiplet顧名思義就是小芯片，我們可以把它想象成樂高積木的高科技版本。首先將複雜功能進行分解，然後開發出多種具有單一特定功能，可進行模塊化組裝的“小芯片”（chiplet），如實現數據存儲、計算、信號處理、數據流管理等功能，並以此為基礎，建立一個“小芯片”的集成系統。
簡單來說，Chiplet技術就是像搭積木一樣，把一些預先生產好的實現特定功能的芯片裸片（die）通過先進的集成技術（比如3D integration）集成封裝在一起形成一個系統芯片。而這些基本的裸片就是Chiplet。從這個意義上來說，Chiplet就是一個新的IP重用模式。未來，以Chiplet模式集成的芯片會是一個“超級”異構系統，可以帶來更多的靈活性和新的機會。
Chiplet芯片可以使用更可靠、更可靠和更便宜的技術製造。較小的硅片本身也不太容易產生製造缺陷。
最近，Chiplet概念熱了起來，從DARPA(美國國防高級研究計劃局)的CHIPS項目到Intel的Foveros，都把chiplet看成是未來芯片的重要基礎技術。
Chiplet概念最早是來自DARPA的CHIPS（Common Heterogeneous Integration and IP Reuse Strategies）項目。由於最先進的SoC並不總是能被小批量應用所接受。為了提高系統的整體靈活性，減少下產品的設計時間，通用的異構集成與知識產權（IP）重用策略（Chiplet）計劃尋求在IP重用中建立一個新的範例。
Chiplet可以說是一種新的芯片設計模式，要實現Chiplet這種新的IP重用模式，首先要具備的技術基礎就是先進的芯片集成封裝技術。SiP的概念很早就有，把多個硅片封裝在一個硅片裡也有很久的歷史了。但要實現Chiplet這種高靈活度，高性能，低成本的硅片重用願景，必須要先進的芯片集成技術，比如3D集成技術。
Chiplet其實就是硅片級別的IP重用。設計一個系統級芯片，以前的方法是從不同的IP供應商購買一些IP，軟核（代碼）或硬核（版圖），結合自研的模塊，集成為一個SoC，然後在某個芯片工藝節點上完成芯片設計和生產的完整流程。未來，對於某些IP，你可能不需要自己做設計和生產了，而只需要買別人實現好的硅片，然後在一個封裝裡集成起來，形成一個SiP（System-in-Package）。所以Chiplet也可以看成一種硬核形式的IP，但它是以芯片的形式提供的。
什麼是“IP ”？
IP（Intelligent Property）是具有知識產權核的集成電路的總稱，是經過反覆驗證過的、具有特定功能的宏模塊，可以移植到不同的半導體工藝中。到了SoC階段，IP核設計已成為ASIC電路設計公司和FPGA提供商的重要任務，也是其實力的體現。對於FPGA開發軟件，其提供的IP核越豐富，用戶的設計就越方便，其市場佔用率就越高。目前，IP核已經變成SoC系統設計的基本單元，並作為獨立設計成果被交換、轉讓和銷售。
IP（Intellectual Property）核對應描述功能行為的不同分為三類，即軟核（Soft IP Core）、固核（Firm IP Core）和硬核（Hard IP Core）。
1．軟核
軟核在EDA設計領域指的是綜合之前的寄存器傳輸級（RTL）模型；具體在FPGA設計中指的是對電路的硬件語言描述，包括邏輯描述、網表和幫助文檔等。軟核只經過功能仿真，需要經過綜合以及佈局佈線才能使用。其優點是靈活性高、可移植性強，允許用戶自配置；缺點是對模塊的預測性較低，在後續設計中存在發生錯誤的可能性，有一定的設計風險。軟核是IP核應用最廣泛的形式。IP軟核通常是用HDL文本形式提交給用戶，它經過RTL級設計優化和功能驗證，但其中不含有任何具體的物理信息。據此，用戶可以綜合出正確的門電路級設計網表，並可以進行後續的結構設計，具有很大的靈活性，藉助於EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據各種不同半導體工藝，設計成具有不同性能的器件。軟IP內核也稱為虛擬組件（VC-Virtual Component）。
2．固核
固核在EDA設計領域指的是帶有平面規劃信息的網表；具體在FPGA設計中可以看做帶有佈局規劃的軟核，通常以RTL代碼和對應具體工藝網表的混合形式提供。將RTL描述結合具體標準單元庫進行綜合優化設計，形成門級網表，再通過佈局佈線工具即可使用。和軟核相比，固核的設計靈活性稍差，但在可靠性上有較大提高。目前，固核也是IP核的主流形式之一。IP固核的設計程度則是介於軟核和硬核之間，除了完成軟核所有的設計外，還完成了門級電路綜合和時序仿真等設計環節。一般以門級電路網表的形式提供給用戶。
3．硬核
硬核在EDA設計領域指經過驗證的設計版圖；具體在FPGA設計中指佈局和工藝固定、經過前端和後端驗證的設計，設計人員不能對其修改。不能修改的原因有兩個：首先是系統設計對各個模塊的時序要求很嚴格，不允許打亂已有的物理版圖；其次是保護知識產權的要求，不允許設計人員對其有任何改動。IP硬核的不許修改特點使其複用有一定的困難，因此只能用於某些特定應用，使用範圍較窄。IP硬核是基於半導體工藝的物理設計，已有固定的拓撲佈局和具體工藝，並已經過工藝驗證，具有可保證的性能。其提供給用戶的形式是電路物理結構掩模版圖和全套工藝文件，是可以拿來就用的全套技術。
IP核的提供方式上，通常將其分為軟核、硬核和固核這3類。從完成IP核所花費的成本來講，硬核代價最大；從使用靈活性來講，軟核的可複用使用性最高。
當硬核是以硅片的形式提供時，就變成了Chiplet。
什麼是“SiP ”？
SiP(System-in Package)系統級封裝是將多種功能芯片，包括處理器、存儲器、FPGA等功能芯片集成在一個封裝內，從而實現一個基本完整的功能。與SoC(System on Chip系統級芯片)相對應。不同的是系統級封裝是採用不同芯片進行並排或疊加的封裝方式，而SoC則是高度集成的芯片產品。
SiP可定義為：將多個具有不同功能的有源電子元件與可選無源器件，以及諸如MEMS或者光學器件等其他器件優先組裝到一起，實現一定功能的單個標準封裝件，從而形成一個系統或者子系統。
SiP中的IC芯片可以垂直堆疊或水平排列，一個SiP中可以包含很多種芯片，如專門的處理器，DRAM，Flash 等，結合被動元件電阻、電容、電感等都可以封裝在同一個SiP中，這意味著一個完整的系統功能單元可以在SiP封裝中建立。
SiP解決方案需要多種封裝技術，如引線鍵合、倒裝芯片、芯片堆疊、基板腔體、基板集成RF器件、埋入式電阻\\電容\\電感、硅通孔TSV，圓片級封裝等。SiP 是超越摩爾定律的重要實現路徑。
摩爾定律，Chiplet，IP，SiP之間的關聯
摩爾定律逐漸失效之後的日子便被稱為“後摩爾定律時代”。所謂後摩爾定律時代，就是業者不再以追求更大效能的芯片為主要目的，而是強調多元化與實用性的原則。也就是說，產品能發揮實際效用就是最好的質量，也是最具經濟價值的東西。
DARPA的CHIPS（通用異構整合和IP重用策略）計劃贏得了波音、洛克希德、諾斯洛普·格魯門、英特爾、美光、Cadence、Synopsys等公司的支持，用於商業和軍事/航空應用。同樣，SEMI和IEEE也在推廣更快整合的共同路線圖，西門子的Mentor事業部已經建立了一個可以在這方面提供幫助的SiP封裝流程。
在此基礎上，需要開發工具和方法，使所有這些都能發揮作用。雖然較小的芯片相比於較大的芯片有更好的產量，但當這些芯片被封裝在一起時，有許多事情可能會出錯。一個壞的Chiplet會殺死整個SiP封裝內的系統。此外，芯片或模組在封裝、測試甚至運輸過程中都可能受到損壞，如果涉及多個芯片，則損壞的成本會更高。
未來的電腦系統可能只包含一個CPU芯片(chiplet)和幾個GPU，這些GPU都連接到這個Chiplet芯片上，形成芯片網絡，組成系統。
最後總結一句話：
在後摩爾定律時代，IP硬核會逐漸芯片化，形成Chiplet，然後以SiP的形式封裝形成系統，使得摩爾定律繼續延續下去，這也是摩爾定律的一次革命。
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