AMD 代號為米蘭的下一代 Zen 3 構架將會做一些核心級別的改進，目標是讓 Zen 3 構架的 IPC 性能相比目前的 Zen 2 再度提升 10~15%。
Zen3 構架仍將採用 CPU Die 與 I/O Die 分離的 Chiplets 設計方案，但是最大的不同就是單個 CCX 將會擁有 8 個核心，而現在的銳龍處理器單個 CCX 是 4 個核心，2 個 CCX 組成一個 CCD。
或許很多同學不能理解這樣的變化能帶來哪些改進！
此前單個 CCD 雖然是 8 個核心 32M L3 緩存，但是是分成 2 個 CCX，單個 CCX 是 4 個核心 16MB 緩存，不同的 CCX 之間 L3 緩存是不能共用的，也就是說每個核心最多隻能調用 16MB L3 緩存。如果一個應用程序只能支持 4 個或者更少核心的話，那麼另外一個 CCX 的 16MB L3 緩存可能就會被閒置了。
Zen 3 構架將單個 CCX 擴大到了 8 核，內置 32MB L3 緩存，也就是說不論在任何情況下，任何一個核心都可以調用全部的 32M L3 緩存。因此在一些對單核性能要求較高的應用中，這種設計方案將會極大增強處理器的運算效率。
Zen2 構架 IPC 提升 18% 的秘訣之一就是 L3 緩存容量翻倍，Zen 3 構架則是將每個核心能夠利用的緩存容量再次翻倍。還有一點就是 Zen 3 的 L3 緩存設計並不需要增加額外的晶體管，即便是在製程工藝不變的情況下，也能帶來額外的 IPC 性能提升。
另外，下下代的 Zen 4 構架也有一些消息！
Zen 4 構架的銳龍 5000 系列處理器將會使用全新的 CPU 針腳設計，也就是說現有的主板鐵定是不能兼容了（Zen 3 構架的銳龍 4000 系列處理器仍有可能採用 AM4 插座）。在製程工藝方面將會是 5nm，另外還會支持完整的 AVX 512 指令集。
另外 Zen 4 構架會將 L2 緩存容量翻倍，也就是單個核心將會配備 1MB L2 緩存。，
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