氫原子很生氣
經常聽說，手機處理器採用了7nm、10nm製程工藝，一個小小的處理器容納了幾十億的晶體管，那麼7nm是怎麼計算的呢？下文具體說一說。
晶體管的結構
晶體管的結構如下圖所示：
在上圖的晶體管中，電流從Source（源極）流入Drain（漏極），而Gate（柵極）相當於閘門，負責控制兩端源極和漏極的通斷，柵極的最小寬度（柵長）就是指XXnm製程工藝的數值。
柵極的寬度非常重要，決定了電流通過時的損耗，直觀表現就是手機常見的發熱和功耗，相對來說寬度越窄、功耗越低。因此，對於臺積電、三星等晶圓廠需要不斷的升級技術，力求柵極寬度越窄越好。
摩爾定律
談起芯片的製程工藝，不得不說“摩爾定律”這四個字。摩爾定律是指集成電路上可容納的元器件數目，每隔18~24個月便會增加一倍，性能也提升一倍。
芯片製造工藝常用XXnm表示，表示了柵極的最小寬度（柵長），柵長越短，則可以在相同尺寸的硅片上可以集成更多的晶體管。
隨著半導體工藝的進一步發展到5nm甚至3nm之後，電路中最窄的地方甚至只有十幾個原子的厚度，面臨半導體工藝的極限，量子隧穿效應就會發生，導致漏電流增加。至於摩爾定律還能走多遠，看法並不一致，有預測認為摩爾定律的極限將在2025年左右到來。
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Geek視界
在瞭解芯片的納米制程時，先來了解納米的含義，它就是一個長度單位，相當於0.000000001公分，可能我們對數字前面的0沒有感覺。假如一張紙的厚度是0.1毫米，要將這張紙的厚度切成10萬條線，也就相當於1納米。這個長度並不是晶體管的間距，而是晶體管內部電流從起點流向終點要經過一道閘門，而這個閘門的寬度就是芯片中所說的納米單位。
晶體管的閘門是整個電路的開關，控制著晶體管的電流。工作都要靠它來完成。當在斷開的狀態下就是0，連接的時候就是1，而硅中的電荷是分為兩種，在N極時就是負電子在活動，在P極時就是正電子在活動。
也就是P極半導體排斥從N極來的電子，相當於0狀態，如果要想開啟晶體管，就需要向閘極增加很微少的正電壓來介入電子的活動。
芯片廠商為了追求極致的性能，希望晶體管閘門的寬度越窄越好。不過當到達14納米的時候，隔離層材料二氧化硅厚度不夠，控制能力就會變差，電流流過會產生流失，導致芯片的功耗過高，增加熱量，信號失真的問題 。為了解決這些問題，芯片又要提高電壓，這種情況幾乎陷入了死循環，因此電流流失的問題不解決，功耗就一直存在。
工藝製程的提升都是將電晶體不斷的縮小，這樣做的目的就是為了能夠在很小的芯片內裝入更多的零件，性能提升，增加運算的速度。但這樣的發展是有極限的，製程並不能一直減小。在2014年的時候，三星就取得了14納米芯片的量產，這就標誌著開始進入3D晶體管時代。隨後三星對這項工藝不斷改進，第一代芯片用在了蘋果A9芯片上，第二代用在了自家的獵戶座 8890和高通的820。
手機芯片已進入了7納米時代，為了追求製程更高的芯片，科學家也在不斷的試驗，但材料是最大的問題。目前已在著手研究新型的納米晶體管技術，這種技術可以讓電流直接流入觸點，流動距離更短，直接與端口連接，體積更佔優勢。在生產的過程中，對溫度特別敏感，只能在低溫下進行晶體管的連接可以減小段差。測試表明，這些新技術比普通的晶體管速度更快，功耗降低，相信未來更多的設備能用到。
星河方舟
我來簡單說說吧！
1、納米是尺寸還是間距：用最直白的話說，芯片製造工藝中的5nm、7nm其實指的就是晶體管尺寸。一般專業術語稱之為晶體管柵極的寬度（下圖紅框就是柵極），也就是所謂的柵長。柵長的寬度越小，也就意味著晶體管的尺寸越小。
2、晶體管小的好處：晶體管越小也就意味著在單個晶圓體上能塞入更多的晶體管，相同晶圓體面積的情況下，這樣就可以以更小的功耗來容納更復雜的電路系統，也就意味著了電路系統集成度更高，能實現更大的運行速率。目前晶圓體尺寸最小能達到4寸，不過集成電路主流是使用8寸的晶圓體（見圖）。
3、晶體管尺寸不能無限縮小：當然，在我們這個世界很多技術都會遇上物理極限，晶體管尺寸也一樣。按照現有的技術，當晶體管達到20nm時就會產生量子物理問題，比如漏電等。
因此，隨著尺寸的越來越小，要解決的技術問題也就越多，廠商的研發難度也就越高。現在的7nm的製造工藝已經接近物理極限，而臺積電現在已經準備研製5nm製造工藝，真要成功基本算是要突破物理極限了。
4、光刻機和蝕刻機的作用：要想實現納米級晶體管制造，最終都離不開這兩種設備。前者的主要作用是在晶圓體上塗抹光刻膠並進行光腐蝕，並在其中包含編碼等內容；而後者則是將光刻機複印在晶圓體上的電路進行蝕刻，最終形成柵級，也就是前面說的晶體管。
Lscssh科技官觀點：不知道看了以上的內容題主有無明白！目前我國在芯片製造領域整體還算過得去，除了最尖端的光刻機領域技術比較薄弱，只能生產90nm的設備，但在晶圓體和蝕刻機（見上圖）方面我國技術並不弱，基本和世界先進水平持平。
Lscssh科技官
感謝您的閱讀！
我們力圖用相對簡單的語言，讓大家通俗易懂的瞭解下，到底什麼是所謂的7nm工藝製程？以及為什麼有一段時間，大家都說7nm工藝是極限呢？
我們先看一張圖：
（圖源來自於：《 5nm就到極限了嗎？談芯片工藝發展路向》）
這張圖其實已經很明顯的解釋了，什麼是nm工藝？你可以看到Gate，中文意思是門的意思，在這裡指的是柵極（Source：源極 ，Drain：漏極）。
那麼，我們所謂的7nm指的就是柵極的大小，也可以成為柵長，它的距離越短，比如28nm——14nm——7nm，這個尺寸越來越小，那麼我們如果實在同一片硅片，在上面可以放更多的晶體管（所以，7nm工藝是晶體管中的柵極的大小）。
為什麼要不斷的縮小工藝製程呢？我們如果將柵極變更小，源極和漏極之間流過的電流就會越快。自然，使用更先進的製造工藝，芯片的面積和功耗就越小，成本也越低。
摩爾定律
當價格不變時，集成電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍！根據這個定律，工程師必須不斷縮小晶體管的尺寸。而且，從硅材料芯片的物理極限來看，7nm也是物理極限。
但是，因為科研人員不斷用替代材料，硅材料的優勢也在不斷降低！比如全新的III-V族化合物半導體、硅烯等等新的材料的使用，讓所謂的摩爾定律，也在被挑戰！
所以，未來可能會有更多的可能，只是我們還在等待而已。
LeoGo科技
7納米工藝，指的是芯片製造過程中的光刻精度為7納米。光刻精度也就是最小光刻寬度，通常可以理解為芯片圖形中的最小線條。實際芯片線條的大小，還要考慮套刻精度，即多次光刻之間對準的精確度的影響。
CPU等數字集成電路主要是處理數字信號，更小的光刻精度可以生產更小的芯片單元，從而可起降低功耗，提高運算速率，減少芯片單位面積（從而降低成本）等作用。
功夫茶客
有些回答者是不是人云亦云，亂答一通了？現在的芯片製程工藝遠比我們想象中的要複雜太多太多了，沒有那麼簡單。
納米制程值做何指？
因為智能手機的快速發展，我們對12nm、10nm、7nm這類的製程工藝可能並不少聽說。在以前晶體管的柵極間距（下圖Gate的寬帶值）與製造工藝（nm值）一致，但現在的7nm甚至更先進的5nm製程工藝遠遠複雜多了，事實上現在晶體管的柵極間距並無法直接代表製程工藝。
如果單純理解成製程工藝提升是晶體管體積變小或柵極間距變小？其實並很不嚴謹。簡單的舉例，就如臺積電的10nm製程工藝等同於三星的10nm製程工藝；而英特爾10nm的製程工藝卻與臺積電7nm製程工藝相類似。因而我們說納米制程並沒有通用標準。這些納米值實際上並不代表晶體管的尺寸，而是代表製造它們的製造技術。
而更具代表意義的是晶體管密度。
通常來說，具有較高晶體管密度的製程工藝通常也會更好。從下圖晶體管密度比較表中可以瞭解到，英特爾的10nm密度要比臺積電的7nm密度還高，但是臺積電的7納米實際上在邏輯上比英特爾更密集。
晶體管密度提升的優勢：
性能提升：隨著晶體管尺寸的減小，單位面積中容納更多的晶體管，從而令相同大小的處理器獲得更高的處理能力。
功耗降低：較小的晶體管降低芯片總功耗，減少熱量產生，還可進一步提高時鐘速度。
製程工藝的提升換個層面而言其實就是晶體管密度的提升，這不僅導致半導體器件的性能提高，而且減小了其尺寸。這就是為什麼計算機越來越小，越來越快的原因。
在以前工藝節點從40 nm、28 nm、16 nm、12nm、10nm不斷提升，芯片製造商不遺餘力地縮小晶體管的柵極寬度以實現工藝升級。而現在不同，發展到7nm製程工藝後，晶體管的洩漏問題越來越嚴重，單靠減小晶體管的柵極寬度已不能改善芯片製造工藝。
總之，這些納米值實際上並不代表晶體管的尺寸，現在晶體管的柵極間距更無法直接代表製程工藝。現在的納米制程也並沒有通用標準，而更具代表意義的是晶體管密度。
IT小眾
應該是導線線路寬度7納米吧？
不知道對不對。
外行人隨口一說(那尼)
芯片中的線路是通過極紫外光照射曝光，然後用蝕刻機腐蝕出一條溝槽，然後再向溝槽中注入導電材料，然後形成了一條導電線路，7納米就是這個溝槽的寬度即導線線路寬度。
所謂ASML光刻機，其功能就是把設計好的電路圖"啪"一下對著晶片上的膠層曝個光，曝光後輪到蝕刻機幹活了。
華為海思就是專門設計這個電路圖的。
荷蘭阿斯麥光刻機設備就是專門曝光的。
上海中微半導體設備就是專門刻電路圖的。
江豐電子專門提供濺射靶材的。
臺積電就是專門加工芯片的，
長川科技是專門生產芯片封測設備的。
長電科技是專門進行封裝測試的。
塞班班
下圖是晶體管(mos管)的示意圖，其製程幾納米指的是柵極(gate)的最小長度(length)，而不失寬度(width)，現在一般寬度都比長度大
年不再少630
首先，我們先回答一個關於什麼是製程的問題。
在講這個之前，不得不說一個半導體界的黃金定律也就是摩爾定律，即當價格不變時，集成電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。更直觀的體現便是節點大約每隔24個月便會縮小30%。
製程一般以特徵尺寸來體現，所謂的特徵尺寸就是原胞中的最小尺寸，通常以柵極的長度來表徵。因此，現在常說的製程是多少納米，其實質是柵極的最小長度是對應的納米數。
接著，我們看看巨頭們是對7nm如何定義的。通過查閱資料，兩家芯片生產巨頭，三星和臺積電的7nm製程的概述如下，從表中可以看出晶體管之間的間距其實是46nm。
綜上所謂的製程是7nm，其實質是柵極的最小長度是7nm，而並非是晶體管的間隙或晶體管的尺寸是7nm。
https://en.wikipedia.org/wiki/7_nanometer
IGBT人
晶體管，二極管，三極管，CMOS，NMOS，PN結，基區，發射區，空穴，電子，臥槽看到標題嚇得我說出這麼多名詞，還好沒掛科
