相信很多電子工程師在應聘面試時都被面試官問到過這樣的問題，你設計過幾層的PCB？PCB只能一層一層地畫嗎？面對漫長的開發時間，無論你是PCB設計領域的“老司機”還是“菜鳥”，都是否為此發愁呢？現在好了，Cadence公司的最新PCB設計軟件支持3D PCB設計方案，讓你的開發週期大大縮短。
Cadence公司近日發佈其PCB設計軟件Cadence Sigrity的最新版Cadence Sigrity 2018（以下簡稱Sigrity 2018）。該版本包含最新的3D解決方案，幫助PCB設計團隊縮短設計週期的同時實現設計成本和性能的最優化。 獨有的3D設計及分析環境，完美集成了Sigrity工具與Cadence Allegro®技術，較之於當前市場上依賴於第三方建模工具的產品，Sigrity™ 2018版本可提供效率更高、出錯率更低的解決方案，大幅度縮短設計週期的同時、降低設計失誤風險。 此外，全新的3D Workbench解決方案彌補了機械和電氣領域之間的隔閡，產品開發團隊自此能夠實現跨多板信號的快速精準分析。
圖為Cadence Sigrity 2018 3D設計界面
由於大量高速信號會穿越PCB邊界，因此有效的信號完整性分析必須包括信號源、目標芯片、中間互連、以及包含連接器、電纜、插座等其它機械結構在內的返回路徑分析。傳統的分析技術為每個互連器件應用單獨的模型後，再將這些模型在電路仿真工具中級聯在一起，然而，由於3D分開建模的特性，從PCB到連接器的轉換過程極易出錯。此外，由於3D分開建模很可能產生信號完整性問題，在高速設計中，設計人員也希望從連接器到PCB、或是插座到PCB的轉換過程可以得到優化。
Sigrity 2018最新版可幫助設計人員全面瞭解其系統，並將設計及分析擴展應用到影響高速互連優化的方方面面：不僅包括封裝和電路板，還包括連接器和電纜領域。集成的3D設計及分析環境使PCB設計團隊能夠在Sigrity工具中實現PCB和IC封裝高速互連的優化，然後在Allegro PCB、Allegro Package Designer或Allegro SiP Layout中自動執行已優化的PCB和IC封裝互連，無需進行重新繪製。而直至今日，優化結果導回設計軟件的流程始終是一項容易出錯、需要仔細驗證的手動工作。通過自動化該流程，Sigrity 2018最新版能夠降低設計出錯風險，免去設計人員花費數小時重新繪製和重新編輯工作的時間，更能避免在原型送到實驗室之後才發現錯誤而浪費掉數天的時間。這不僅大大減少了原型迭代次數，更通過避免設計返工和設計延期而為設計項目節省大量的資金。
Sigrity 2018最新版中的全新3D Workbench解決方案橋接了機械器件和PCB、IC封裝的電子設計，從而將連接器、電纜、插座和PCB跳線作為同一模型，而無需再對板上的任何佈線進行重複計算。 對互聯模型實施分段處理，在信號更具2D特性且可預測的位置進行切斷。通過僅在必要時執行3D提取、對其餘結構則進行快速精準的2D混合求解器提取、再將所有互聯模型重新拼接起來的方式，設計人員可實現跨多板信號的高效精確的端到端通道分析。
此外，Sigrity 2018最新版為場求解器（如Sigrity PowerSI®技術）提供了Rigid-Flex技術支持，可對經過剛性PCB材料到柔性材料的高速信號進行穩健的信號分析。設計Rigid-Flex產品的團隊現在可以運用以往僅限於剛性PCB設計的技術，在PCB製造和材料工藝不斷髮展的同時，開創分析實踐的可持續性。
“在Lite-On，我們的存儲器業務組（SBG）專注於固態磁盤企業數據中心的產品設計。 在極其密集的設計中考慮信號和電源的完整性問題變得越發重要，”Lite-On SBG研發主管Andy Hsu表示：“為了增強2D layout和3D連接器結構的集成，Lite-On SBG採用了包括Sigrity PowerSI 3D-EM和Sigrity 3D Workbench在內的Cadence 3D解決方案，該方案可支持無縫使用Cadence Allegro layout和Sigrity提取工具，從而顯著縮短了我們的設計週期。 我們的工程師因此可以實現更加精準高效的仿真，並設計出以客戶需求為導向的產品。”
“Sigrity 2018最新版通過緊密集成Cadence多個產品團隊的技術，向前邁進了一大步，” Cadence公司資深副總裁兼定製IC和 PCB事業部總經理Tom Beckley表示：“通過整合Allegro和Sigrity團隊的3D技術，我們不斷完善客戶的系統設計體驗，幫助客戶採取更全面的方法實現產品優化，不僅包括芯片、封裝和電路板的優化，更包括機械結構的優化。”
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