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針對普通時鐘系統存在著限制時鐘頻率的弊端，人們設計了一種新的時序系統，稱之為源同步時序系統。它最大的優點就是大大提升了總線的速度，在理論上信號的傳送可以不受傳輸延遲的影響。
該圖是一個基本的源同步時鐘系統的結構示意圖。可以看到，驅動芯片在發送數據信號的同時也產生了選通信號（Strobe），而接收端的觸發器由該選通信號脈衝控制數據的讀取，因此，這個選通信號也可以稱為源同步時鐘信號。
源同步時鐘系統中，數據和源同步時鐘信號是同步傳輸的，我們保證這兩個信號的飛行時間完全一致，這樣只要在發送端的時序是正確的，那麼在接收端也能得到完全正確的序。
整個系統在時序上的穩定性完全體現在數據和選通信號的匹配程度上，包括傳輸延遲的匹配，器件性能的匹配等等，只要兩者條件完全相同，那麼我們就可以保證系統的時序絕對正確，而對系統的最高時鐘頻率沒有任何限制。
當然，對於任何數據接收來說，一定的建立和保持時間都是必須滿足的，源同步時鐘系統也同樣如此，主要體現在數據信號和選通信號之間的時序要求上。最理想的情況就是選通信號能在數據信號的中央部分讀取，如圖所示，這樣才能保證最充分的建立和保持時間。
為了保證選通信號和數據信號相對保持正確的時序，在源同步時鐘系統中是通過驅動芯片內部的數字延時器件DLL來實現（見圖），而不是通過PCB走線來控制，因為相比較而言，DLL器件能做到更為精確的延時，同時還可以受芯片電路控制，調節起來更為方便。
和普通時鐘系統相比，源同步總線在PCB佈線的設計上反而更為方便，設計者只需要嚴格保證線長的匹配就行了，而不用太多的考慮信號走線本身的長度。當然，儘管源同步數據傳輸在理論上突破了頻率的限制，但隨著頻率的提高，在控制Skew上也變得越來越困難。
尤其是一些信號完整性因素帶來的影響也越發顯得突出，而且目前的高速系統設計中，往往綜合應用了普通時鐘和源同步時鐘技術，比如對於地址/控制信號採用普通時鐘總線，而高速的數據傳輸則是採用源同步總線。這些對於高速PCB設計分析人員來說是一個非常嚴峻的挑戰。
原文轉自：https://zhidao.baidu.com/question/299370461.html
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