在進行PCB佈線時，經常會發生這樣的情況：走線通過某一區域時，由於該區域佈線空間有限，不得不使用更細的線條，通過這一區域後，線條再恢復原來的寬度。走線寬度變化會引起阻抗變化，因此發生反射，對信號產生影響。那麼什麼情況下可以忽略這一影響，又在什麼情況下我們必須考慮它的影響？
有三個因素和這一影響有關：阻抗變化的大小、信號上升時間、窄線條上信號的時延。
首先討論阻抗變化的大小。很多電路的設計要求反射噪聲小於電壓擺幅的5%（這和信號上的噪聲預算有關），根據反射係數公式：
ρ=（Z2-Z1）/（Z2+Z1） =△Z /（△Z+2Z1）≤5%，可以計算出阻抗大致的變化率要求為：△Z/Z1≤10%。
你可能知道，電路板上阻抗的典型指標為+/-10%，根本原因就在這。
如果阻抗變化只發生一次，例如線寬從8mil變到6mil後，一直保持6mil寬度這種情況，要達到突變處信號反射噪聲不超過電壓擺幅的5%這一噪聲預算要求，阻抗變化必須小於10%，這有時很難做到，以FR4板材上微帶線的情況為例，我們計算一下。如果線寬8mil，線條和參考平面之間的厚度為4mil，特性阻抗為46.5歐姆。線寬變化到6mil後特性阻抗變成54.2歐姆，阻抗變化率達到了20%，反射信號的幅度必然超標。至於對信號造成多大影響，還和信號上升時間和驅動端到反射點處信號的時延有關。但至少這是一個潛在的問題點。幸運的是這時可以通過阻抗匹配端接解決問題。
如果阻抗變化發生兩次，例如線寬從8mil變到6mil後，拉出2cm後又變回8mil.那麼在2cm長6mil寬線條的兩個端點處都會發生反射，一次是阻抗變大，發生正反射，接著阻抗變小，發生負反射。如果兩次反射間隔時間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設傳輸信號為1V，第一次正反射有0.2V被反射，1.2V繼續向前傳輸，第二次反射有-0.2*1.2 = 0.24v被反射回。再假設6mil線長度極短，兩次反射幾乎同時發生，那麼總的反射電壓只有0.04V，小於5%這一噪聲預算要求。因此，這種反射是否影響信號，有多大影響，和阻抗變化處的時延以及信號上升時間有關。研究及實驗表明，只要阻抗變化處的時延小於信號上升時間的20%，反射信號就不會造成問題。如果信號上升時間為1ns，那麼阻抗變化處的時延小於0.2ns對應1.2英寸，反射就不會產生問題。也就是說，對於本例情況，6mil寬走線的長度只要小於3cm就不會有問題。
當PCB走線線寬發生變化時，要根據實際情況仔細分析，是否造成影響。需要關注的參數由三個：阻抗變化有多大、信號上升時間是多少、線寬變化的頸狀部分有多長。根據上面的方法大致估算一下，適當留出一定的餘量。如果可能的話，儘量讓減小頸狀部分長度。
需要指出的是，實際的PCB加工中，參數不可能像理論中那樣精確，理論能對我們的設計提供指導，但不能照搬照抄，不能教條，畢竟這是一門實踐的科學。估算出的值要根據實際情況做適當的修訂，再應用到設計中。
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