包络消除与恢复（EER，Envelope Elimination and Restoration）
EER（Envelope Elimination and Restoration）的原理和背景我们已经做过部分介绍。 它是基于信号的幅度和相位信息可以独立分离和处理的思想设计的（图1）。 利用限幅器来探测出射频调制信号的相位. 得到的信号是一个射频方波，然后再通过一个高效率的功率的放大器例如开关类放大器进行放大。 与此相反，功率放大级的电源电压V DD通过功率检测器和电源调制器制作出输入信号的包络的镜像。
图1、包络消除与恢复的发射机架构
开关类放大器(在高功率等级下的D类、E类和F/F−1类 )的特点是，它们能使输入信号的相位信息保持不变，并且具有以下优点：
上式中VDD为供电电源的电压；
这样，相位和幅度信息被有效地重新组合起来了。 但是，EER发射机也存在缺点，特别是它对幅度/相位的非同步高度敏感。 事实上，1ns的延迟差就会导致了几个百分比的EVM的增加。 因此，必须在射频相位路径中集成具有校准用的适当的相移功能。 然而，幅度/相位同步的实现在大信道带宽中是一个具有挑战性的要求，这使得EER对于未来的3G/4G/5G等宽带无线标准来说应用更加复杂。 另一个缺点是由于包络调制器的响应损耗而导致的效率下降，这种损耗被证明是一个关键的因素。 事实上，E类放大器的漏极效率理论上高达80%，在实践中可达65%。 但根据以下方程，EER体系结构中的整体PAE从未达到如此高的值：
此外，即使限幅器和功率检测器可以很容易地在芯片上实现，但是包络调制器也很难集成，需要的芯片die的面积增加，可能会增加材料清单（BoM）成本。 以下包络调制器的拓扑（图2），在硅芯片上相对容易集成，不需要外部器件。
图2、使用漏压电源调节器的EER架构
它的缺点在于，由于电压下降，低功率水平的效率相对较低，导致严重的功率损耗，如下面的方程所示：
当与E类功率放大级相关联时，这种拓扑仍然比A类放大器的效率更高。 事实上，E类放大器的电流消耗与功率有关，从而减少了电源中的功耗：
这种拓扑结构常用于GSM/EDGE功率放大器模块种。只有当需要扩展数据速率时才使用EDGE模式，GSM模式在大多数时间都是活动的，因此提供了高效率，因为它以满功率运行的：
文献中最广泛发展的EER拓扑是基于DC-DC电源转换器架构的。 这确保了在任何功率水平上的高效率，但这增加了物料清单成本（BoM）。 必须使用至少一个高值外部扼流圈电感来滤除开关电源的谐波。 直流-直流（DC-DC）电源变换器由方波电压来控制的，方波电压可以由基带数字信号处理器(DSP)或内部电路提供的。 在许多方法中，包络首先由功率检测器探测并通过闭环转换成电压电源VDD ，包括包络误差放大器、环路滤波器、模拟数字转换器(ADC)和DC-DC转换器。图3代表了这种拓扑的典型说明。
图3、 采用脉宽调制器和DC-DC变换器的EER发射机架构
在上面的实现示例中，环路滤波器包含在误差放大器中，并使用脉冲宽度调制器作为ADC。 这种PWM块需要一个三角波电压，可以从时钟电路种产生，环路带宽由环路滤波器，以及外部扼流电感和旁路电容决定。时钟频率的选择必须与转换器开关的上升/下降时间一致，并由环路带宽和目标过采样比决定。
f clock， f BW 分别是时钟频率和工作带宽，以及 OSR是过采样速率，tfall/up 是开关的上升/下降沿时间。
在某些情况下，环路带宽可能不够，要么是因为信道带宽太大，要么是因为降低的上升/下降时间导致开关电源器件的面积消耗和/或效率下降。 为了克服这种带宽限制，研究人员提出了如图4所示的线性辅助开关调制器拓扑架构。
图4、采用线性辅助开关电源调制器的EER架构
这是一个双重机制，涉及到以前提出的包络调制原理。 一个高效率的DC/DC转换器提供了大部分必要的功率，当高速开关电流被PA以较大的速度被拉下时，低静态电流的电源电压调节器作为辅助电路介入的。
EER的另一个问题在于其有限的工作范围。 事实上，在特定输入信号水平以下，PA和限幅器变成了线性的。 在这个过渡区域，输出包络可能不会被输入功率或电源电压VDD正确地控制 这增加了失真，需要进行补偿或者采用预失真技术。 此外，在非常低的功率水平，EER不再像上面解释的原理那样工作，而是会根据我们后面将会描述的包络跟踪（ envelope tracking ，ET）原理来工作。
