引言：本文介紹GTX/GTH收發器以下內容：
- FPGA RX接口
- RX時鐘校準
- RX通道綁定
1.FPGA RX接口
1.1 功能概述
FPGA RX接口是GTX/GTH收發器並行接口，實現收發器並行數據輸出到FPGA內部邏輯。FPGA在RXUSRCLK2時鐘的上升沿讀取RXDATA端口數據，該端口可以配置為2字節、4字節或者8字節。
RXDATA寬度和RX_DATA_WIDTH和RX_INT_DATAWIDTH屬性以及RX8B10BEN有關。並行時鐘RXUSRCLK2速率由RX線速率、RXDATA寬度以及8B10B編碼屬性決定。RXUSRCLK時鐘提供給PCS內部邏輯使用。
1.2 FPGA RX接口配置
7系列GTX/GTH收發器包含2字節和4字節內部數據路徑，通過RX_INT_DATAWIDTH屬性配置。RX接口配置如圖1所示。
圖1、FPGA RX接口配置
當8B/10B解碼器旁路時，RXDISPERR和RXCHARISK端口用來擴展RXDATA端口。如圖2所示。
圖2、8B/10B解碼器旁路時RX接收數據格式
1.3 RXUSRCLK和RXUSRCLK2時鐘產生
FPGA RX接口包括兩個並行時鐘：RXUSRCLK和RXUSRCLK2。RXUSRCLK用於收發器PCS內部邏輯資源使用，RXUSRCLK2用於FPGA RX接口所有信號同步時鐘。RXUSRCLK時鐘產生方程如圖3所示。
圖3、RXUSRCLK時鐘產生
RXUSRCLK和RXUSRCLK2時鐘之間關係如圖4所示。當線速率（Line Rate）超過6.6Gb/s時，RX內部數據路徑必須設置為4字節。
圖4、RXUSRCLK和RXUSRCLK2時鐘之間關係
RXUSRCLK和RXUSRCLK2時鐘使用必須遵循以下規則：
- RXUSRCLK和RXUSRCLK2必須是上升沿對齊，儘可能保持較小的時鐘偏移。可以使用低偏移資源，如BUFG和BUFRs，驅動RXUSRCLK和RXUSRCLK2。
- 如果通道發送器和接收器配置為相同的時鐘，TXOUTCLK時鐘可以按照驅動TXUSRCLK和TXUSRCLK2時鐘的方式來驅動RXUSRCLK和RXUSRCLK2。當時鍾校準關閉或者RX buffer旁路時，RX相位對齊電路必須用來對齊串行時鐘和並行時鐘。
- 如果通道發送器和接收器配置為不同的時鐘，並且時鐘校準未使用，RXUSRCLK和RXUSRCLK2必須由RXOUTCLK驅動，同時RX相位對齊電路必須使用。
- 如果時鐘校準使用，RXUSRCLK和RXUSRCLK2可以由RXOUTCLK或者TXOUTCLK驅動。
1.4 端口定義
FPGA RX端口如圖5所示。
圖5、FPGA RX端口定義
2.RX時鐘校準
2.1 功能描述
RX彈性緩衝器用來設計橋接RXUSRCLK和XCLK時鐘域。理想情況下這兩個時鐘應該頻率和相位相同，實際應用中兩者在頻率和相位上會存在一定偏移。RX彈性緩衝器可以實現兩個時鐘域數據穩定傳輸。RX時鐘校準功能通過刪除或者複製特定的空閒字符來防止RX彈性緩衝器上溢出或者下溢出。
圖6、時鐘校準三種應用情況
圖6中舉例RXUSRCLK和XCLK時鐘三種應用場景。正常情況下，讀時鐘RXUSRCLK和XCLK時鐘頻率相同，此時RX彈性緩衝器保持半滿狀態。當讀時鐘RXUSRCLK快於寫時鐘XCLK時，為避免出現讀空RX彈性緩衝器，需要進行重複讀或者空讀操作。當讀時鐘RXUSRCLK慢於寫時鐘XCLK時，為避免出現RX彈性緩衝器溢出，需要丟棄一些數據。
3.RX 通道綁定
3.1 功能概述
XAUI和PCIe等協議使用多個串行收發器以產生更高的數據速率。由於每個收發器所在的通道延遲可能存在差異，這會導致通道間數據會存在“錯位”現象，RX通道綁定功能就解決此問題。
圖7、通道綁定概念示意圖
通常在收發器TX發送端發送一串特殊字符，稱為通道綁定序列。每個收發器接收到特殊字符後，GTX/GTH接收器可以決定每個通道之間的偏移，通過RX彈性緩衝器調整延遲，保證用戶接口可以無偏移接收。
7系列FPGA收發器架構詳解連載十三：
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