Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

引言:本節開始我們介紹7系列FPGA收發器接收部分結構,通過本文可以學習以下內容:

  • RX模擬接收前端(AFE)介紹與使用
  • GTX/GTH RX管腳極性控制

1.RX資源概述

GTX/GTH收發器的接收器(RX)資源包括PCS和PMA組件兩部分,與TX類似,可以看做是TX結構的逆向。圖1顯示了RX結構框圖。

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖1、GTX/GTH收發器RX結構

如圖1,按照GTX/GTH收發器RX接收信號處理順序,RX主要包括以下關鍵模塊:

  1. RX模擬前端
  2. RX OOB信號檢測
  3. RX均衡器(DFE和LPM)
  4. RX時鐘分頻器(CDR)
  5. RX接收串並變換(SIPO)
  6. RX PBRS檢測器
  7. RX極性控制
  8. RX字節和字對齊
  9. RX 8B/10B解碼器
  10. RX Buffer(緩衝器)
  11. RX狀態控制
  12. RX相位校準
  13. RX變速模塊(Gearbox)
  14. FPGA RX接口

2.RX模擬前端(AFE)

2.1功能概述

RX模擬接收前端(AFE)是高速電流模式輸入差分緩衝器,如圖2所示。該緩衝器具有以下特性:

  • 可配置的RX端接電壓
  • 校準的端接電阻
Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖2、RX模擬接收前端框圖

AFE端口定義如圖3所示。

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖3、AEF端口定義

AFE屬性如圖4所示。

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖4、AFE屬性定義

圖5給出了GTX收發器RX接收模擬前端(AFE)軟件設計端口。

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖5、RX接收模擬前端(AFE)軟件設計端口

2.2 RX模擬接收端接使用模式

圖6顯示了我們在使用7系列FPGA收發器嚮導生成IP時有關RX端接配置選型。這些參數針對不同的串行收發器協議有不同的配置,本章節我們介紹如何進行這些參數配置。

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖6、RX端接配置選項

RX端接針對不同的協議應用,有四種不同的使用模式,我們在進行如PCIe、SRIO、SFP+、XAUI等協議時,可以選擇對應的配置模式。

1.RX端接-使用模式1:

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖7、RX端接-使用模式1

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖8、RX端接-使用模式1配置表

2.RX端接-使用模式2:

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖9、RX端接-使用模式2

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖10、RX端接-使用模式2配置表

3.RX端接-使用模式3:

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖11、RX端接-使用模式3

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖12、RX端接-使用模式3配置表

4.RX端接-使用模式4:

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖13、RX端接-使用模式4

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖14、RX端接-使用模式4配置表

2.RX管腳極性控制

如果GTX/GTH收發器RXP和RXN差分管腳在PCB佈線時進行了交換,差分對發送輸出的比特流會取反。一種解決辦法是串並轉換之前對發送的數據位逐位取反。另外一種方法是通過RX極性控制,實現RXP和RXN極性交換。圖14給出了RX極性控制端口操作。

Xilinx 7系列FPGA收發器架構之接收器(RX)(十)

圖15、RX極性控制端口操作

3.RX OOB信令解碼

GTX/GTH接收器RX提供支持解碼SATA和SCSI協議要求的OOB信令以及PCIe規範描述的信令。支持SATA/SAS OOB信令的GTX/GTH接收機包括解碼OOB信號狀態所需的模擬電路和解碼SATA/SAS OOB信號突發的狀態機COM序列(本文暫不詳解OOB模塊功能,以後介紹SATA協議時在詳述)

7系列FPGA收發器架構詳解連載九:


分享到:


相關文章: