在物聯網和雲計算成為生活一部分，在行業媒體大肆宣揚之際，通過採用最先進的技術和優化設計，老式電子元件並未停止前進的步伐。其中一個例子是模數轉換器，該器件現在可以超過每秒一兆次採樣(MSPS)的速率實現32位分辨率，輕鬆通過傳統的計量基準測試。
這些高精度轉換器可以顯示高於16位的分辨率，規定可比靜態和動態特性，並且在儀表儀器和大型通用採集系統（測試、設備認證）、專業系統（醫療應用和光譜學數字成像）等專用領域以外，它們已經進入許多過程控制應用、可編程控制器、大型電機控制以及電能輸配等領域。目前，幾種ADC架構在精度方面不相上下；根據不同需求，具體的選擇視模數轉換原理、逐次逼近寄存器(SAR)以及Σ-Δ而定，在數MSPS速率下，這些架構分別支持最高24位或以上的分辨率，為24位或更多，在幾百kSPS速率下支持32位分辨率。當面對這些分辨率和精度水平時，這些轉換器提供的有用動態範圍很容易超過100 dBFS（滿量程）的神奇屏障，用戶面臨的真正挑戰體現在為要數字化的信號設計模擬調理電路，以及相關抗混疊濾波器的設計兩個方面。在過去的二十年中，採樣速率和濾波技術已經有了很大的發展，現在我們可以結合運用模擬和數字濾波器，在性能和複雜性之間達到更好的平衡。
圖1所示為適用於數據採集系統的這類分區的一個典型示例。在調節差分或非差分信號（放大、縮放、自適應和電平轉換等）之後，在數字化之前對後者進行濾波以滿足奈奎斯特准則。根據ADC的過採樣速率，要使用額外的數字濾波來達到採集系統的規格要求。
由於對超寬輸入動態範圍的需求增加，許多上述應用採用了最先進的高分辨率ADC。隨著動態範圍的增加，系統性能預計會提高，模擬調節鏈會減小，擁堵、能耗，甚至是材料成本都會下降。
過採樣及其好處
在超快高分辨率模數編碼器出現之前，一般通過以下辦法解決動態範圍問題：使用快速可編程增益放大器、更快的比較器和/或並聯若干ADC，最後加上合適的數字處理模塊，以實現強信號的數字化，區分接近噪聲水平的小信號。在這些陳舊並且現已過時的架構中，這樣做會帶來複雜的電路，很難開發，並且在線性度、帶寬和採樣頻率方面都受到限制。當今的替代方案是，藉助更經濟的現代ADC的高採樣速率，達到運用過採樣技術的目的。以高於奈奎斯特定理要求的最小值的 FSE 速率對信號進行採樣，可以通過處理和增加編碼器的信噪比來執行增益運算，並因此增加有效位的數量。實際上，量化噪聲和熱噪聲被同化為白噪聲，該噪聲在整個奈奎斯特頻帶及以外均勻分佈。過採樣之後，通過濾波和嚴格以最小所需採樣速率（或2 × BW）限制有用頻帶，頻帶每降低一個倍頻程，噪聲能量將降低3 dB，如圖2所示。換句話說，過採樣因子為4時最為理想，在理論上使信噪比增加了6dB；即是說，增加了一位，如等式1所示：
圖1.典型測量信號鏈。
圖2.通過添加數字抽取濾波器比較頻譜噪聲密度。
總之，過採樣有兩個優點，一是可以提升信噪比，二是可以放寬對位於ADC之前的抗混疊模擬濾波器的要求。
抗混疊濾波器：分區困境
理想情況下，與ADC相關的濾波器，特別是那些負責解決頻譜混疊問題的濾波器，相比其精度，其幅度響應帶寬必須儘可能平坦，同時其帶外衰減還要能滿足其動態範圍要求。過渡帶一般要儘可能陡。因此，這些抗混疊低通濾波器在特性上有特定的要求，必須能消除寄生鏡像、噪聲和其他雜散音。根據具體應用，還要特別注意相位響應，也要補償任何過大的相移。雖然有許多建議被認為屬於基礎建議，但是，如果要將這些建議與指定的24位或32位轉換器的要求結合起來，並且這些轉換器的積分非線性誤差僅為幾LSB，再加上其他類似的靜態和動態參數，有些建議實現起來會極其困難。
如前所述，過採樣在此非常重要，因為它不僅能提升信噪比，還能放寬對模擬抗混疊濾波器規格及其截止頻率的要求。如圖3所示，過採樣分佈在-3 dB條件下截止頻率與阻帶起點之間的過渡帶。
圖3.過採樣分佈在-3 dB條件下截止頻率與阻帶起點之間的過渡帶。
最新的技術為近年來顯著提升的高精度SAR ADC轉換速率提供了可能，目前在18位分辨率下，此等轉換速率在1 MSPS與15 MSPS之間。相比之下，具有同等分辨率的寬帶Σ-Δ ADC的速率幾乎要低一個數量級，存在突出的延遲問題，並且其通帶紋波太高，無法用於數據採集系統、其他測量儀器儀表等應用。基本而言，總體計量精度決定著後者的特性，這與靜態(dc)和動態(ac)參數都有關係，因此這些系統中的轉換器和附帶的模擬調理電路在規格上必須達到頂級要求。
這些規格包括失調、增益和對應的漂移誤差、積分非線性(INL)和差分(DNL)誤差等常見特性，還包括信噪比(SNR)、諧波失真和雜散音（無雜散動態範圍(SFDR)）。SAR ADC在部分這些參數以及瞬態響應、模擬輸入過載和零延遲方面具有明顯的競爭優勢(INL)，為單次模式下多路輸入系統的運行或採集的觸發提供了保障。
相反，除LTC2512和LTC2500-32以外，大多數SAR ADC不包括數字濾波器，因此其運行不受一些不可避免的數字低通濾波的阻礙或限制，否則，就會在計算精度、帶通紋波、衰減阻帶抑制、傳播時間和功耗之間進行平衡。在大多數情況下，用戶無法控制這些Σ-Δ轉換器的內部濾波器係數值，不得不湊合了事。
LTC2378-20：市場上的首款20位SAR ADC
在對性能的角逐中，2014年，凌力爾特公司（現為ADI公司的一部分）向客戶推出了具有20位分辨率和真正線性度的第一款逐次逼近型ADC，將競爭對手打了個措手不及。LTC2378-20是一款出色的轉換器，在接近MSPS的所有其他競爭產品中仍然保持著自己的優勢。
LTC2378曾經的友敵，AD4020是ADI公司首款能以1.8 MSPS速率數字化10 V峰峰值差分信號的20位SAR ADC。它結合了低噪聲、低功耗以及LTC2378的所有特性：動態壓縮、鉗位電路、電荷轉移補償，支持使用低功耗精密放大器（高阻抗模式）等。採用1.8 V電源供電，1.8 MSPS速率下，功耗僅為15 mW。350 ns的轉換時間創下紀錄，使其在延長採集時間或讀取數據方面遊刃有餘。其採用10引腳MSOP或10引腳QFN封裝，與AD40xx家族的其他16位至18位成員相同。在–40°C至125°C溫度範圍內，其規格和運行完全有保證。
LTC2378-20和AD4020的採樣速率分別為1 MSPS和1.8 MSPS，為過採樣帶來了具有重要意義的可能性，特別是音頻頻段或更高頻段。為此，必須在外部FPGA或DSP中搭載定製型抽取濾波器。如前所述，可以繞過後者，以在必要時將其延遲降至最低。基於這些初級採樣速率值，考慮到0 kHz至25 kHz頻段，相應的過採樣因子約為16或32，處理增益為12 dB至18 dB，同時還嚴格按照奈奎斯特定理，簡化了常規操作條件下的抗混疊低通濾波器。
ADC至DSP鏈路：一切皆為串行
近年來，半導體行業及其設計師圈子明顯傾向於減小元件尺寸，使外殼引腳真正瘦身，並且還要調整需要與SPI總線、同步串口等連接的幾乎所有串行數字輸入或輸出。問題是，這些轉換器卻沒有留下用於抽取樣本和控制ADC的各功能選項的串行接口。根據其規格，這些串行接口兼容SPI或DSP串口，但實際並非如此。它們最多隱藏了負責設置時鐘信號節奏的移位寄存器，用於從器件中提取數據，或者在配置期間注入數據。就如所有這些SAR ADC一樣，LTC2378-20和AD4020在頻率上要求串行時鐘(SCK)在額定採樣速率下，以20位為單位恢復數據。由於數據讀取階段嚴格限制在採集時間（約300 ns）範圍以內，因此在轉換期間，必須將外部訪問時的數字活動減至完全靜音；並且要以1 MSPS的採樣速率，在分配的時間內從採樣恢復所有位，時鐘頻率必須達到60MHz以上。無論是產生這樣的時鐘頻率，還是要在接收器端實現的時間規格，對於負責從ADC收集數據的控制器上的接口來說，這都是嚴格的限制。LTC2378-20要求最低SCK信號頻率達到64 MHz，這意味著，它不能連接任何通用微控制器或搭載最高頻率略微超過50 MHz的同步串口(SPORT)的DSP，Blackfin處理器?家族的一些成員除外，如ADSP-BF533、ADSP-BF561，其速率可以達到90 Mbps。因此，有人擔心，需要使用搭載了低抖動時鐘產生電路相關的大型CPLD或FPGA。串行輸出SAR ADC的大多數數字接口或多或少具有相同的時序和邏輯信號模式，如圖4所示。對於SDI配置輸入，除了級聯模式之外，還對它提出了低得多的頻率要求。ADC採樣週期的等效全週期時間為(2)
故定義最大采樣頻率，其構成為：
(3)
其本身由輸出數據的讀取速率調理，其中，
(4) tsck = 1/Fsck
圖4.AD4020的時序圖。
幸運的是，AD4020的轉換時間超短，為325 ns，採樣速率為1 MSPS，採樣時間為675 ns，基於此，其串行數據讀取頻率低於33 MHz，與DSP同步串口（如SHARC? ADSP-21479）相當，功耗也非常低。
一款超低功耗的多通道系統
出於能耗、精度和操作模式選擇靈活性的原因，同時也是出於商業考慮，在這些應用中不能考慮基於FPGA的解決方案。要處理來自這些20位ADC的串行輸出並實現最優抽取濾波器，只能使用DSP浮點處理器。
如今，有許多數據採集系統都能通過大量信道同時採樣。這就導致許多ADC並行運行，同時由同一個控制器控制，該控制器還要負責收集數據並將其存儲在存儲器中以供後續分析。
運用SHARC ADSP-21479或其快速版ADSP-21469和ADSP-21489（時鐘頻率為450 MHz）等高性能SAR ADC構建的系統不但現實可行，而且在性能、開發時間、能耗和緊湊性等方面也是可圈可點。這些處理器具有支持8個模數數字化通道所需要的全部功能和外設，包括同步串行接口、不同時鐘信號的發生以及觸發轉換等。在所有SHARC處理器中，ADSP-21479是唯一一款採用低洩漏65納米CMOS工藝製造的32/40位浮點DSP，其優勢是能大幅降低洩漏或靜態電流，並且其結溫幾乎呈指數級演進。作為處理器及其外設頻率和活動函數的動態電流也低於以標準或快速CMOS工藝製造的處理器。不足之處則在於，相比常規版本，其最大CPU頻率下降了約30%-40%，但仍然足以滿足此類應用的需求。
ADSP-21479搭載了多種外設，其中有一個特殊模塊被稱為串行輸入端口(SIP)，該模塊能同時從同步運行的8個外部串口發射器接收信號流以及時鐘和同步信號。事實上，可以將與AD4020類似的8個ADC直接接入該接口，從而接入處理器。如圖5所示，8個通道有自己的IDP_SCK時鐘、IDP_FS同步和IDP_DAT輸入信號，一旦解串行，它們的數據會自動複用到32位、8字FIFO存儲器中，然後通過64位DMA數據包或CPU執行的讀取操作，傳輸到SHARC內部RAM。DMA傳輸操作中，SIP由運行於自動乒乓模式下的雙索引DMA通道伺服。此外，ADSP-21479還搭載有四個精密時鐘發生器（用於低抖動，縮寫為PCG），能夠從內部或外部源(TCXO)生成獨立的時鐘和同步信號對。通過編程20位內部分頻器可取得這些激勵的頻率、週期、脈衝寬度和相位。每個PCGx生成單元提供由一對AD4020轉換器共享的一對CLK/FS信號，但在轉換階段時鐘必須靜音，所以需要一個邏輯門，以便把IDP_FS信號和IDP_SCK信號結合起來形成SCK時鐘。圖5中的時序圖顯示，一旦轉換時間tconv已經過去，必須儘可能快地以33.3 MHz的速率，從當前樣本中讀取20位數據，以在採樣頻率中維持1 MSPS的神奇屏障。大約600 ns後，數據被傳輸到其中一個SIP緩衝器中，此時可以使用IDP_FS或CNV信號啟動新的轉換週期，使AD4020進行新的轉換操作。使後者的最大轉換時間達到325 ns，這對應於CNV信號的脈衝寬度，即12個IDP_SCK時鐘週期或360 ns。總之，如圖5中的時序圖所示，一個完整的掃描週期需要32個IDP_SCK信號週期，總時間為960 ns，因此其最大采樣速率為1.040 MSPS。
同樣，ADC LTC2378-20可以與ADSP-21489相關聯，因為它能夠在高達50 MHz的外設時鐘頻率下工作，在這種情況下，採樣速率為900 kSPS，如表1所示。遺憾的是，靜態電源電流(Iddint)或後者的洩漏電流遠高於動態電流，使得該配置的總功耗超過可用功率，達到不可接受的程度。
抽取濾波
假設將這些轉換器用於過採樣模式，如此，就有必要提供一個能滿足上述要求且針對目標頻帶定製的抽取濾波器，在所需計算能力和功耗方面儘量降低對DSP的影響。目前，用於改變採樣速率的程序已經成為一種標準的數字信號處理操作，可以用內插器和數字抽取器實現。出於相位響應線性度考慮，低通抽取濾波器採用有限脈衝響應(FIR)拓撲結構，可以根據效率要求採用不同的拓撲結構：
抽取專用直接或優化FIR濾波器
級聯多速率FIR濾波器（1/2頻段）
多相FIR濾波器
無論是FIR還是IIR類型的多相濾波器都是抽取或插值濾波器最有效的實現方案之一。然而，傳統數字處理方案要求在抽取之前進行濾波。在此假設下，1/M抽取濾波器由低通濾波器和緊隨其後的採樣頻率降級組成（圖6a）。預先對信號濾波，避免頻譜混疊，然後以M-1的速率定期消除樣本。然而，常規FIR或其他結構針對這些抽取濾波器的直接實現方案存在資源浪費問題，因為被拒樣本是幾十甚至幾百次累乘(MAC)的結果。使用分解成若干濾波器組的多相濾波器或是針對抽取進行優化的濾波器，可以基於某些特點（如圖6b所示）形成高效的濾波器。
憑藉FIR濾波專用SIMD架構和硬件加速器，以及針對數字信號處理而優化的指令集，SHARC ADSP-21479特別適合實現這些類型的濾波器。每個SHARC處理單元都有一個32/40位乘法器累加器，能夠在266 MHz的CPU頻率下，每秒實現533次定點或浮點MAC計算。然而，對於一些存在顯著延遲（房間均衡或音效）的應用，需要增加計算能力，使內核從諸如FIR、IIR、FFT濾波等密集和持續乘法運算中解脫出來，用專門的硬件加速器去執行這些運算。如此，用戶就能完全自主決定，將CPU用於計算需要執行復雜蒐集的複雜算法。FIR濾波專用加速器有專門的本地存儲器，用於存儲數據和係數，並具有以下特徵：
圖5.通過解串行將8個20位1 MSPS SAR ADC接入SHARC DSP；DMA數據傳輸進DSP內部RA
圖6a和6b.常規抽取濾波器和採用多相方案的抽取濾波器。
支持IEEE-754定點或浮點32位算術格式
有四個並行運行的累乘單元
支持單速率和多速率處理模式（抽取或插值）
一次簡單迭代可以處理最多32個FIR濾波器，總共多達1024個係數ADSP-21479的加速器的時鐘速率與系統時鐘或PCLK外設的速率相同，為CPU CCLK時鐘頻率的一半；即133 MHz。基於此，其總計算能力為533 MAC/秒。加速器不要求執行指令；其運算由特定寄存器的配置決定，並且完全依靠DMA傳輸在內部和/或外部存儲器之間移動數據。
顯然，該加速器能以最優方式執行多速率濾波器的實現方案（插值或抽取）。由於簡單的抽取濾波器僅為M個輸入信號提供一個輸出結果，因此，輸出速率比輸入速率低1/M倍。這種優化型FIR濾波器的實現方案沒有采用複雜的多相濾波器組，因為後者需要大量的存儲器指針，實現起來非常複雜；相反，該方案只是把M-1個樣本的輸出擱置起來，避免執行這些計算，並且只計算能產生有用樣本的數據。這就消除了浪費，結果，運算次數以M-1的比率減少——在本例中為15——從而大大地節省了CPU週期。然而，在這樣的抽取速率和如此短的計算窗口下，加速器不如有兩個計算單元的內核有效，並且在信號從一個過濾器傳到另一個過濾器的過程中，其DMA通道因被重新編程會造成不利影響。如果在SISD模式下用一個計算單元實現，則這類濾波器在CCLK週期數方面的成本可表示為：
FIR_Decim_Cycles = N + 2× M + 19(5)
N為濾波器的係數的個數，M為抽取速率。
對於這種抽取濾波器一次迭代的實現成本，FIR濾波器條件下約為150個週期（源到彙編器21k），在0 kHz至24 kHz頻段，紋波規格為±0.00001 dB，在62,500 SPS採樣速率下，帶外衰減為-130 dB。這款濾波器有97個係數（以32位FP IEEE-754格式量化），其響應如圖7所示，該圖是用MATLAB? Filter Designer製成的。對於接入的SIP或ADC的每個活動通道，響應以該採樣頻率在DMA中斷實例中重複出現。
圖7.抽取濾波器的濾波器響應。
對於實時和DSP負載，濾波操作以62.5 kSPS的頻率重複，代表9,375,053個CCLK週期，而8個ADC轉換通道的重複頻率則略多於8倍，因為每個濾波器的存儲器指針值都存儲在SHARC數據地址生成器中，可以實現快速保存和恢復。這相當於，在SISD模式下，一個SHARC DSP為每秒8000萬個執行週期（或80 MIPS），在SIMD模式下，由於兩個處理單元並行運行，則為該值的一半。在前述兩種模式下，這8個抽取器FIR濾波器在執行時，分別以30%和15%的速率以及266 MHz的時鐘頻率佔用ADSP-21479。
功耗
雖然轉換器的功耗可以從其規格中輕鬆、準確地推算出來，但處理器的功耗則要困難得多，因為處理器功耗的計算公式涉及多個參數，並且實時條件和工作模式會對其造成極大的影響。這裡雖然沒有詳細說明，但讀者可以在相關技術筆記中，輕鬆找到與ADSP-214xx和ADSP-21479處理器各組件功耗估算相關的說明，其中考慮了功能模塊的活動、靜態電流結溫、電源電壓值、使用的輸入輸出引腳數、各種外部頻率和容性負載。依據圖5中的功能描述，針對DSP和ADC的若干組合，給出了與DSP在這類抽取濾波應用中活動情況相對應的功耗。對於這些搭載四個或八個ADC的相關DSP變體，需要根據功能容量、輸入/輸出的數量、處理器的計算能力以及ADC的整體性能確定其功耗。憑藉超低的靜態電流，以ADSP-21479及其八個SAR ADC集群為核心構建的解決方案不但是功耗最低的解決方案，同時提供豐富的濾波算法選擇和其他數字功能，在整體性能方面也是出類拔萃。
這個多通道數據採集系統(DAQ)的例子同時證明，實施數字信號處理任務不一定要使用FPGA，浮點DSP更適合高精度SAR ADC，尤其是在高度關注功耗的情況下。
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