前言
年輕的硬件屌絲應該都碰到這兩種問題：
1, 工程樣機階段生產調試都正常。等到小批量（300pcs以上）的階段有反饋某些功能不正常，例如系統不啟機（系統時鐘晶體不起振）、以太網功能不正常（25M/50M晶體不起振）、BT功能不正常（26M晶體不起振），但是數量太少，加上項目催的緊急，更換晶體後都正常了；
2, 市場客戶退回設備，晶體電路工作不正常（不起振、起振不穩定、頻偏大），更換晶體後都正常了。原創今日頭條：臥龍會IT技術
估且都認為是晶體品質問題導致。消費內電子用的國產晶體居多，愛她的性價比但也接受被黑的品質，國產貨就替你的設計缺失背鍋了。
產品量產了，加上現在的輕資產模式，工廠包工包料出貨。到了這個階段後發現工廠和你不幹了，3%以上的不良你得出維修費，這就尷尬了。
數據一分析，排除其他幾個加工過程帶出的問題，晶體不起振成了大頭了。這個鍋你得背了，晶體廠家對於晶體有業界標準的測試設備及分析手段，測試通過證實晶體沒有問題。
而且再打臉的是，晶體交叉調換下兩塊板都好了（焊接原因估計你說不出口吧）。
原理圖中晶體部分電路
懷疑主芯片有問題，可能性很小（心裡也沒底氣吧），芯片原廠技術及大的代理商可能也不鳥你。當然你也可能幸運點，大客戶嗎。
晶體廠家FAE和技術人員建議你修改下起振電容、測試下負性阻抗、頻偏，或者直接幫你改了電容好了。你敢直接改嗎？
心裡沒底不敢改（萬一改出比現在比例還高了、改出頻偏大丟包了），量產機型改這種地方說不出個機理1234來，ECN老大不會簽字的（這可是產品的心臟部分哦）。怎麼破了？
解決方案概述
懶人方案
懶人方案，當然也是一個基本不用動腦幾乎無風險的解決方案。唯一帶來的問題就是成本上升了（換國外大牌晶體），前提是你的產品還得有一定量和代理商合作有一定基礎。
Epson、Sekio等有提供此類電路設計服務，只需通過代理商寄單板到相應廠家技術中心（貌似在上海）去。晶體廠家會按照你的實際設計藉助部分測量設備及此領域積累經驗，提供一組合理穩定的外設器件（電容、電阻）值和測試報告給你，供後續設計參考。分析週期大概是兩週內。
這條路也可以走，但是前提是有量或者能忽悠出量，代理商願意配合做。不過這樣子那硬件工程師還有何顏面了。被罵抄EVM都抄不好，問題還需要晶體廠家幫忙解決。
乾貨方案
可能很多讀者已經受不了，上乾貨，裝逼大家都會。或者再俗點你牛逼你來呀！年輕人，要淡定淡定！其實裝逼有時候也挺累的。
認識晶體：
晶體樣子
晶體電路符號及晶體等效電路
C0（靜電容：Shunt Capacitance）：等效電路中與串聯臂並接的電容（其值一般與晶體尺寸有關）
Cm（動態等效電容）：代表晶體彈性
Lm（動態等效電感）：代表晶體機械振動的慣性
Rm（動態等效電阻）：代表電路的損耗
備註：晶體與晶振區別，簡單概括晶體是晶振的一部分，晶振包含了晶體及起振電路。
晶振電路設計相對於說簡單點，處理好layout、晶振供電、對於晶振輸出預留濾波器件解決後續EMI問題就可以了（驅動比較強），對於負性阻抗、頻偏、匹配起振電容不涉及。
晶振電路示意圖
對於晶體起振本質原理不做介紹了，有興趣可以參考反饋振盪器相關知識。
正式開始設計
本文完全從一個設計加測試角度考慮，設計出的晶體電路參數符合、穩定可靠的電路來出發。
Datasheet整理
1,頻偏符合設計（IC規格書要求），原創今日頭條：臥龍會IT技術
2,電平符合設計（IC規格書要求）
3,佔空比符合設計（基本不存在問題）
4,負性阻抗符合業界要求（業界要求）
|-R| > 3~5倍ESR(max)
5,驅動功率符合設計（晶體規格書）
6,測試設備
頻率計數器（頻譜儀），示波器（電壓探頭+電流探頭），可調電阻。
反饋電阻
大多數情況，反饋電阻RF是內嵌在振盪器電路內。作用是通過引入反饋使反相器的功能等同於放大器。Vin和Vout之間增加的反饋電阻使放大器在Vout=Vin時產生偏置，迫使反相器工作在線性區域（下面反向電路工作示總圖中陰影區）。
放大器放大了晶體的正常工作區域內的在並聯諧振區內的噪聲（例如晶體的熱噪聲），從而引發晶體起振。在某些情況下，如果在起振後去掉反饋電阻RF，振盪器仍可以繼續正常工作。
反相器工作示意圖
RF典型值如下表：
某IC規格書中RF描述
起振電容計算
匹配起振電容初步計算：
CL1=CL2=CLn=16~30pF
振盪器跨導增益
行業要求：反相器誇導（gm）必須滿足：gm > gmcrit。在這種情況下才滿足起振的正當條件。為保證可靠的起振，增益裕量的最小值一般設為5。如果IC規格書未提供此值，後續可以測試負性阻抗來替代此步要求。原創今日頭條：臥龍會IT技術
驅動級別DL
驅動級別描述了晶體的功耗。晶體的功耗必須限制在某一範圍內，否則石英晶體可能會由於過度的機械振動而導致不能正常工作。通常是由晶體制造商給出驅動級別的最大值，超過這個值時，晶體就會受到損害。
驅動級別由下述表達式給出：
DL=ESR * IQ2
其中：ESR是指晶體的等效串聯電阻（其值由晶體制造商給出）：
IQ是流過晶體電流的均方根有效值，使用示波器可以觀測到其波形為正弦波。電流值可使用峰-峰值(IPP).當使用電流探頭時（，示波器的量程比例可能需要設置為1mA/1mV。
如先前所描述，當使用限流電位器調整電流值，可使流過晶體的電流不超過IQMAX均方根有效值(假設流過晶體的電流波形為正弦波)
均方根有效值表達式如下：
因此流過晶體的電流IQ不應超過I_QmaxPP
這就是為什麼需要外部電阻REXT的原因。當IQ超過IQmaxPP時，REXT是必需的，並且REXT要加入到ESR中去參與計算IQmax。原創今日頭條：臥龍會IT技術
IQ怎麼來？示波器加電流探頭測試了。
啟動時間
啟動時間是指振盪器啟動並達到穩定所需的時間。這個時間受外部CL1和CL2電容影響，同時它隨著晶體頻率的增加而減少。
不同種類的晶體對啟動時間影響也很大，石英晶體的啟動時間比陶瓷晶體的啟動時間長得多。起振失敗通常和Gainmargin有關，過大或過小的CL1和CL2，以及過大的ESR值均可引起Gainmargin不能滿足起振條件。
頻率為MHz級的晶體的啟動時間是毫秒級的。
而32kHz的晶體的啟動時間一般要1～5秒。
晶體牽引度
晶體的牽引度(譯註：也叫可調度)是指工作在正常並聯諧振區的晶體頻率的變化率。這也用於衡量隨負載電容變化而導致的頻率變化，負載電容的減少會導致頻率的增加，反之負載電容的增加會導致頻率的減小。晶體的牽引度表達式如下：
頻偏就調這裡，不過調完了別忘記喵下其他參數。原創今日頭條：臥龍會IT技術
頻偏用示波器測試沒有問題呀!大哥你確定你不是來逗我玩的，你可以先弄清ppm是怎麼來的。
頻譜儀測試
頻率計數器測試相對於來說更簡單，但是測試注意下探頭電容影響。頻率計數器測試頻偏精度要高於頻譜儀，特別注意的是頻譜儀測試方波精度更差點。
負性阻抗
對於部分芯片規格書或者廠家不能提供gm，此部分可以採用近視負性阻抗來替代增益裕量。
負性阻抗是指從石英晶體諧振器的兩個端子往振盪迴路看過去，在振盪頻率時的阻抗特性值。振盪迴路上必須提供足夠的放大增益值來補償石英晶體諧振器在共振時的機械能損失。
負性阻抗並不是晶體諧振器的產品參數，確是振盪電路的一項重要參數。
負性阻抗是用來評價振盪迴路質量（Q）的一個重要參數，在某些情形下（例如老化、溫度變化、電壓變化等），若振盪迴路不夠好，可能不振盪。
IC的負性阻抗（Negative resistance，-R）測量方式如下
a,串聯一電阻（R）至晶體端點（所連IC輸出端）；
b,調整R值，使晶體由起振至停止振盪；
c,當迴路由起振至停止振盪時，測量R值；
d,得到負性阻抗值|-R|=RL+RD，其中
Rr為晶體等效串聯電阻。
裝完逼深沉總結
晶體電路設計幾個重點關注地方：
反饋電阻：搞清楚什麼時候該加什麼時候不該加。電阻範圍比較寬，即使芯片內部預留了，你加了只要不誇張也可以正常使用。
起振匹配電容：理論計算完，實際測試下頻偏基本可以確定下來合理值。搞清楚頻偏不是用示波器測試出來就基本沒有問題了。另外看IC規格書此部分睜大眼睛，有時候下邊的坑是自己給自己埋得，而且埋得很深。
負性阻抗：建議設計全部大於5倍，如果3倍都做不到，那就不好意思只能重新選擇晶體了。晶體選型並不是簡單的看頻率、頻偏、封裝就完事了，CL、ESR等也是你要用到的。
DL/REXT電阻：該留還得留，既然留就得留對，不留說不定哪天就掛在外邊了。
大家對本文有什麼想說的，或不明白的在留言區評論，我們歡迎大家討論，只有討論了才會漲知識
臥龍會，臥虎藏龍，IT高手匯聚！由多名十幾年的IT技術設計師組成，歡迎關注！
閱讀更多 臥龍會IT技術 的文章
