不知道这个粉丝是要考数电还是......然后问了两次让我出教程，所以我就选了一个好理解的解释下内存硬件是如何实现地址读取写入的，幸亏我没学硬件,就很难....因为内存是储存器一种，所以就放在内存这里了。
储存器结构
举例一种常用存储器芯片Intel2114SRAM，该存储芯片是1Kx4位(即1024字单元A0-A10，每字4位，表示2^6 * 2^6=64X64，所以要64行64列，所以行就要用6条线，列向量10-6=4条线，这个一定要理解！！！！)，采用三态控制，4位共用数据输入／输出端。
RAM2114逻辑引脚框图
- 行向有64行即64条行线，用行地址线A3～A8经译码驱动去选择，(这里是A3A4A5A6A7A8，6个地址线可以表示2^6=64种结果)。
- 列向有64列，每列有2根线（兼数据线）；列向分16组，4列/组，用列地址线A0、A1、A2、A9，这里A0A1A2A9一种有2^4=16种输出Y0Y1Y2...Y15，每个Y控制4个列，一共16X4=64条列（下面我画了图）。1字节的存储体要二块（一字节对应2^8=128,128/2=64，所以要两块），2字节的存储体要四块。
- 数据端I/O1～I/O2是双向三态输入输出端，受CS（片选命令）和WE（读/写命令）控制 =0写；=1读（三态缓冲器（Three-state buffer），又称为三态门、三态驱动器，其三态输出受到使能输出端的控制，当使能输出有效时，器件实现正常逻辑状态输出（逻辑0、逻辑1），当使能输入无效时，输出处于高阻状态，即等效于与所连的电路断开。）
- VCC=（+5V）工作
RAM2114内部结构框图
I/O和译码器拆解开的图
扩展知识--存储器和CPU的连接
CPU与EPROM、SRAM的连接
- EPROM和RAM采用16×8位组成。
- 直接与CPU连接，CPU存储控制信号为MREO、RD、WE。
- CPU数据总线是双向总线；其中：A13～A0为地址总线与存储芯片地址线A13～A0相连。A15、A14经译码（2：4）后在MREQ控制下输出CS0～CS3（片选）分别选中四个存储芯片。
- EPROM的存储控制端是：CE（片选取）和OE（数据输出端）
- RAM的存储控制端是：CS（片选取）和WR（读写控制端）
- 4块芯片的存储空间分配： 第一个0000H~3FFFH;第二个4000~7FFFH;第三个8000H~BFFFH;第四个C000H~FFFFH （A0-A13,即14根地址线 就是2^2 * 2^4 * 2^4 * 2^4,所以是4000H）
存储系统设计例题
3线-8线译码器74138及门电路组成的组合逻辑电路如下图所示，其中，输入信号A7～A0为地址线，试写出译码器各输出端有效时对应的地址。
译码器74138逻辑电路
这题A0-A2确定Y0-Y7，然后A3-A7负责控制。
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