以一塊四層板為例，TOP layer有一個貼片晶振；
圖1 TOP layer LAYOUT
Layer2為GND層，在設計時用禁止區域將晶振正下方做了挖空處理；
圖2 Layer2 LAYOUT
Layer3晶振下方未進行處理；
圖3 Layer3 LAYOUT
BOTTOM layer也未做處理。
圖4 BOTTOM layer LAYOUT
在貼片晶振鄰層挖空的究竟是何用意呢？很多人的理解是防止干擾，因為感性的認識中晶振是強大的能量體，會"汙染"鄰層平面層。其實並不是這樣的，因為即使晶振的輻射能量很強，相對於平面層來說也是微不足道的。那麼究竟是什麼原因呢，本文將從負載電容恆定和抑制頻偏兩點進行詳細分析。
1、 保持負載電容的恆定
根據電容器形成原理可知，任何兩個彼此絕緣且相隔很近的導體（包括導線）間都能構成一個電容器。因為貼片晶振的焊盤是方形的，剛好可以和鄰近的平面形成一個電容器。
由電容計算公式C=εs/4πkd可知，焊盤與鄰近的地平面之間寄生的電容量和焊盤面積S、焊盤到平面的距離d有關。由於焊盤面積S固定，所以晶振的方形焊盤與鄰近的地平面之間寄生的電容量主要由焊盤到平面的距離d決定。d一般都很小。以1.6MM的四層板層壓結構為例。
圖5 1.6MM的四層板的層壓結構
由圖可知，芯板佔了主要的厚度，焊盤到平面的距離d只有3.9mil，非常的小，如果用電容計算公式C=εs/4πkd計算出來的寄生電容在數pF-數十pF間。
有一個實際案例是這樣的：原廠參考原理圖中晶振的負載電容是15pF。
圖6 晶振部分參考原理圖
但是實測發現芯片工作很不穩定，最終測試發現晶振的頻偏很大，跟spec差距較大，後來把晶振的兩個負載電容改小後，頻偏才有所改善。
由此可見，貼片晶振的兩個焊盤與其下方的平面存在著寄生電容。那寄生電容又是如何影響到晶振頻偏的呢？
我們知道晶振的負載電容是由以下公式得出：
CL=C1*C2/(C1+C2)+Cparasitic；
其中Cparasitic就是寄生電容，如果這個電容過大，會直接導致晶振振盪偏離。在頻偏過大時，系統很有可能工作不正常。如果貼片晶振的兩個焊盤與其下方的平面存在的寄生電容很大，超過了負載電容值，即使負載電容不貼，晶振的頻偏依然很大。
因此在設計當中，尤其是對於晶體設計，更加需要控制對地的寄生電容。一般這個數值是要保證晶體到地的距離大於250um，所以一般都要挖掉一層到兩層來達到設計要求。
2、抑制熱傳導導致的頻偏
除了負載電容會影響到晶振頻偏外，但大家似乎都忘了，高溫也會影響頻偏。
下圖是Qualcomm建議的晶振Layout Guide。
圖7 Qualcomm建議的晶振Layout Guide
Layer 2：晶振下方區塊不得鋪銅；
Layer 3：晶振下方區塊不得鋪銅；
Qualcomm在其Layout Guide中有如下解釋：
如高通說法，其實真正最主要用意是隔絕熱傳導，避免周圍的PMIC或者其他發熱體的熱透過銅皮傳導到晶振，以至於頻偏。故直接不鋪銅，以隔絕熱的傳遞。
綜合以上分析，在設計PCB時，遇到貼片晶振，除了對於周圍包地的處理，還應該考慮挖空晶振下方的平面層。
以上觀點部分來自網絡及論壇。其中熱傳導導致頻偏的觀點由@criterion提出，再此一併感謝。
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