引言：我們在設計外設和Xilinx 7系列FPGA互聯時，經常會用到LVDS接口。如何正確的保證器件之間的互聯呢？本博文整理了Xilinx官方相關技術問答，希望能給開發者一些指導。
1. Xilinx-7系列FPGA差分信號接口
Xilinx 7系列FPGA提供了兩種I/O Bank：高性能（HP）I/O Bank和寬壓範圍（HR）I/O Bank。
HP I/O Bank： 支持最大VCCO 電壓為1.8V，LVDS為HP I/O Bank差分信號電平
HR I/O Bank： 支持最大VCCO 電壓為3.3V，LVDS_25為HR I/O Bank差分信號電平
表1、LVDS_25電平DC特性
表2、LVDS電平DC特性
2. 差分接口檢查表
在進行7系列差分接口設計時，我們可以參考圖1和圖2檢查表，遵循圖中要求，以保證電氣正常連接。
圖1、HP Bank-LVDS電平兼容設計檢查表
圖2、HR Bank-LVDS_25電平兼容設計檢查表
在圖1檢查表中，我們可以看到：
- HP LVDS IO 作為輸出管腳時，VCCO電壓只能為1.8V，IO內部端接電阻可用；
- HP LVDS IO 作為輸入時，VCCO電壓可以不為1.8V，此時，LVDS電平可以輸入到HP I/O Bank。這種情況，注意：
- 1）DIFF_TERM屬性必須為FALSE，IO內部端接電阻不可用，只能使用外部端接；
- 2）確保驅動器件VOD和VOCM電平在7系列接收器VIDIFF和VICM要求的範圍內。
- 舉例，假如HP VCCO=1.5V，此時可以接收LVDS輸入，但是信號輸入擺幅不能超過VCCO+0.25V。
對於圖2檢查表，類似上述描述。
3.說明
1.關於3.3V LVDS
在某些老版本FPGA家族中，LVDS_33 I/O標準是可用的，但在7系列器件中不支持；如果使用LVDS輸出，無論是在HR Bank還是HP Bank，VCCO都不能採用3.3V供電。7系列I/O Bank支持舊家族FPGA LVDS_33輸出，但是必須確保滿足：1） 數據手冊中表1和表2中VIN要求不能違反；2） LVDS（HP Bank）或者LVDS_25（HR Bank）中的VIDIFF和VICM要求不能違反 。
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