钟灵毓秀54341501

我目前微电子研究生在读，偏工艺方向的，其实设计主要考虑的性能方面，而14nm和7nm芯片能否实现主要是在工艺上是否能够实现，而在工艺上能否实现，主要靠的是光刻机等设备。顺便普及一下14nm和7nm指的是什么：

28nm以上芯片的元器件（MOSFET）

28nm以上芯片的元器件主要是MOSFET（金属氧化物半导体场效应晶体管），MOSFET主要有source（S，源极），drain（D，漏极），gate（G，栅极），工作原理是，通过栅极施加电压，从而能够使得源极与漏极之间能够导通，导通就可以工作，就能够利用电子的电荷传输信息，所以这个阈值电压是源漏极之间能否导通的关键。28nm以上的器件用的下图的结构，这个28nm是指沟道AB的距离。下图是准二维的沟道

28nm以下芯片的元器件（FinFET）

28nm以下芯片的元器件主要是FinFET（鳍式场效应晶体管），其实这个FinFET也是属于MOSFET，只不过是这个沟道是多个面的，这样有效面积不变的情况下，可以将沟道之间的距离缩小到28nm以下，下图的沟道（14nm或者7nm）是黄色的区域。

芯片设计的阵列

而芯片设计，主要是阵列设计器件性能，这阵列上的一个个点就是上面说的元器件。

以上就是关于芯片的一些基本知识，希望对你有所帮助！

物理微电子前沿科普

前言

很多人把芯片生产想象成了打印一张图画，那么打印成A3大小还是打印成A4大小似乎和图片设计者没有关系，只需要更改打印机（即生产工艺）即可。其实这是选择对比参照物的错误，如果要更能精确类比，芯片设计和生产更像是房屋设计和建造。

芯片更换制程之后会带了新的问题

所谓流片就是先试生产一些芯片用于设计后的测试工作。就拿更换制程来说，更换制程后，因为芯片物理特性发生变化，发热、电子迁移等现象会和之前不同。就像原来房子设计图纸是200平米，现在缩小成100平米之后床缩小了，睡不了觉了。厕所缩小了，进不去人一样。芯片发热点更加聚集了，电路更近了，电子偏离现象更严重了。流片就是测试这一类的问题，并进行调整和改善。经常流片的花费都是几亿。

更换制程本身花费巨大不如同时做功能加强更划算

芯片制程变了，计算速度会得到进一步的提升，之前本来不存在瓶颈的地方会出现，而以前设计芯片时一些研发的新技术，新解决方案到改进制程时已经成熟。加上对于终端市场来说，新技术带来的溢价效应（反过来说新技术的研发得不到应用，就无法分摊研发成本）这也是在升级制程过程中必须考虑的，毕竟对于芯片开发来说，落后就要挨打。

结尾

以前愚人节的时候出过一篇“科普文”，说的是用石墨烯做芯片，速度提高1000被我，能耗降低1000倍。做为电子发烧友的我无比兴奋，想着人人拿着超级计算机性能相当的手机。结果被事实无情的打脸。后来认识到技术从来不是单个方面的进步而进步的，人类整体科技的提升往往都是多行业多学科共同进步的结合。再看到什么突然出现某项技术单独可以概念人类命运的时候，我都会拿起小手默默的点击举报按钮。

救赎者vlog

目前芯片厂商有三类：IDM、Fabless、Foundry。

IDM（集成器件制造商）指 Intel、IBM、三星这种拥有自己的晶圆厂，集芯片设计、制造、封装、测试、投向消费者市场五个环节的厂商，一般还拥有下游整机生产。

Fabless（无厂半导体公司）则是指有能力设计芯片架构，但本身无厂，需要找代工厂代为生产的厂商，知名的有 ARM、NVIDIA、高通、苹果。

Foundry（代工厂）则指台积电和 GlobalFoundries，拥有工艺技术代工生产别家设计的芯片的厂商。我们常见到三星有自己研发的猎户座芯片，同时也会代工苹果 A 系列和高通骁龙的芯片系列，而台积电无自家芯片，主要接单替苹果和华为代工生产。

制程

14nm、7nm 这些芯片制程工艺的具体数值是性能关键指标。制程工艺的每一次提升，带来的都是性能的增强和功耗的降低。

骁龙 835 用上了的 10nm 制程， 在集成了超过 30 亿个晶体管的情况下，体积比骁龙 820 还要小了 35%，整体功耗降低了 40%，性能却大涨 27%。

这些数值怎么计算出来的？

这需要从芯片的组成单位晶体管说起。得益于摩尔定律的预测，走到今天，比拇指还小的芯片里集成了上亿个晶体管。苹果 A10 Fusion 芯片上，用的是台积电 16nm 的制造工艺，集成了大约 33 亿个晶体管。

而一个晶体管结构大致如下：

图中的晶体管结构中，电流从 Source（源极）流入 Drain（漏级），Gate（栅极）相当于闸门，主要负责控制两端源极和漏级的通断。电流会损耗，而栅极的宽度则决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。而栅极的最小宽度（栅长），就是市场上常说到 XX nm 工艺中的数值。

对于芯片制造商而言，主要就要不断升级技术，力求栅极宽度越窄越好。不过当宽度逼近 20nm 时，栅极对电流控制能力急剧下降，会出现 “电流泄露” 问题。这是因为为了在 CPU 上集成更多的晶体管，二氧化硅绝缘层会变得更薄，容易导致电流泄漏。

一方面，电流泄露将直接增加芯片的功耗，为晶体管带来额外的发热量；另一方面，电流泄露导致电路错误，信号模糊。为了解决信号模糊问题，芯片又不得不提高核心电压，功耗增加，陷入死循环。

因此，漏电率如果不能降低，CPU 整体性能和功耗控制将十分不理想。

当晶体管的尺寸缩小到一定程度（业内认为小于 10nm）时会产生量子效应，这时晶体管的特性将很难控制，芯片的生产难度就会成倍增长。骁龙 835 用上了 10nm 的制程，制造成本相比 14nm 增加接近 5 成。大厂需要持续而巨大的资金投入是 10nm 芯片量产的必经之路。

FinFET

除了制程，还有工艺技术。

FinFET 是什么？

业界主流芯片还停留在 20/22nm 工艺节点上的时候，Intel 就率先引入了 3D FinFET 这种技术。后来三星和台积电在 14/16nm 节点上也大范围用上了类似的 FinFET 技术。下面我们统称为 FinFET。

FinFET（Fin Field-Effect Transistor）称为鳍式场效应晶体管，是一种新的晶体管。具体一点就是把芯片内部平面的结构变成了 3D，把栅极形状改制，增大接触面积，减少栅极宽度的同时降低漏电率，而晶体管空间利用率大大增加。

因为优势明显，目前已经被大规模应用到手机芯片上。

经历了 14/16nm 工艺节点后，FinFET 也历经升级，但这种升级是存在瓶颈的。目前，大厂们正研究新的 FD-SOI（全耗尽绝缘体硅）工艺、硅光子技术、3D 堆叠技术等，斥资寻求技术突破，为日后 7nm、甚至 5nm 工艺领先布局。

LPE/LPP/LPC/LPU 又是什么？

在工艺分类上，芯片主要分两大类：

• HP（High Performance）：主打高性能应用范畴；
• LP（Low Power）：主打低功耗应用范畴。

满足不同客户需求，HP 内部再细分 HPL、HPC、HPC+、HP 和 HPM 五种。

HP 和 LP 之间最重要区别就在性能和漏电率上，HP 在主打性能，漏电率能够控制在很低水平，芯片成本高；LP 则更适合中低端处理器使用，因为成本低。

所以，芯片除了在制程上寻求突破，工艺上也会逐步升级。

2014 年底，三星宣布了世界首个 14nm FinFET 3D 晶体管进入量产，标志着半导体晶体管进入 3D 时代。发展到今天，三星拥有了四代 14nm 工艺：

第一代是苹果 A9 上面的 FinFET LPE（Low Power Early）

第二代则是用在猎户座 8890、骁龙 820 和骁龙 625 上面的 FinFET LPP（Low Power Plus）

第三代是 FinFET LPC

第四代则是目前的 FinFET LPU。

至于 10nm 工艺，三星则更新到了第三代（LPE/LPP/LPC）。

英特尔的7nm工艺是基于极紫外光刻（EUV）的独立的制程。在这一工艺的采用时间方面还是落后于台积电和三星，为苹果、华为等公司代工芯片的台积电，在2018年就已率先量产7nm芯片，今年已是7nm投产的第三个年头，更先进的5nm工艺也即将量产。台积电的 5 纳米制程 (N5) 已进入风险试产阶段，其良率高达 50%，而且其月产能可达 8 万片的规模。

张强Beijing

我是电子及工控技术，我来回答这个问题。我是从事电子技术硬件应用的从业者，对于这个问题我来谈谈我的看法。

首先从电路硬件设计与应用来说，我们在设计电路时选择芯片主要考虑芯片的性能与价格、可靠性与外形封装形式等几个方面，对于芯片内部的制造则考虑的很少。

对于14nm（纳米）和7nm（纳米）是从芯片的制造工艺方面来说明的，对于两者来说肯定是7nm（纳米）技术制造出来的芯片其性能更优越，在相同的面积中所集成的晶体管越多芯片的各种性能就越高，比如以处理器为例，用7nm（纳米）技术制作的CPU肯定比14nm（纳米）技术制作的CPU在晶体管数量方面、处理速度方面、功耗方面以及温升等方面都会高出一个数量级。所以用7nm（纳米）制程制作的芯片在各个方面会全面“碾压”14nm（纳米）制程的芯片。以上是用7nm（纳米）技术比14nm（纳米）技术从芯片的各种性能得到提升做出的对比。

另一方面14nm（纳米）和7nm（纳米）的芯片在设计方法和所用的技术上也是有区别的。在制作难度上肯定7nm（纳米）技术要比14nm（纳米）技术难度更大；在制作费用上两者的差距也是有着很大区别的。比如芯片制造的核心设备光刻机就是一个很大的投资，7nm（纳米）光刻机要比14nm（纳米）光刻机在价格上要贵出许多，再加上设计规则与技术的不同都会增加其成本。

以上就是我对这个问题的看法，欢迎朋友们参与讨论，敬请关注电子及工控技术，感谢点赞。

电子及工控技术

谢谢您的问题。芯片制程提升，是技术、成本、性能的综合考量。

芯片设计要考虑什么。第一步，芯片设计首先要定好规格，提出功能和性能要求。第二步，设计芯片的细节，但规划出芯片整体轮廓，再用硬件描述语言实现模块功能，形成代码。第三步，仿真测试检验代码的正确性，看是否能符合所有的规格要求。如果不符合，就要重新设计和编码。到这一步，很多半导体企业已经走不下去了。第四步，对时钟信号、普通信号，以及逻辑单元之间走线，分析信号的完整性。实际过程比上述描述复杂得多。

芯片制程升级的技术难度。在体积不断缩小的芯片里要放十几亿个晶体管，并且要保持性能和功耗，需要技术支持、创新。制程从14nm到7nm，芯片速率、功耗、集成度要做出均衡。目前80%以上的芯片都是10nm以上制程，从14nm到7nm，跨越到10nm以下，越进一步，难度越大。7nm将是一个长期存在的制程，功耗、性能、面积、成本能获得很好的平衡，再到5nm、3nm，平衡难度更大。


芯片制程升级的投入增加。制程提高一点，设计代价非常大，往往是数倍增长。14nm芯片设计研发成本约1亿美元，10nm芯片则是1.7亿美元，7nm约3亿美元，5nm就会超过5亿美元。如果要达到3nm的复杂芯片，设计成本可能高达15亿美元。所以，芯片设计者也是有门槛的，没有雄厚的资金实力，就不用介入了。

追科技的风筝

N+1工艺和14nm相比，性能提升了20%，功耗降低了57%，逻辑面积缩小了63%，SoC面积减少了55%。

N+1之后还会有N+2，这两种工艺在功耗上表现差不多，区别在于 性能及成本，N+2显然是面向高性能的，成本也会增加。

中芯国际国内外的晶圆厂分布

中芯国际的N+1工艺相当于台积电的第一代7nm工艺，偏向低功耗一些，N+2工艺重点在提升性能，相当于台积电的7nm+工艺。

混子说463

要考虑了，设计出来无法生产有什么用，某种程度上说是台积电卡脖子。要按照人家的标准来。

另外7nm还有很多优势：

1. 单位面积上存储空间更大；

2.集成度更高，封装后面积更小，可节约空间给硬件设计和机构；

3.功耗更低，比如其他条件不变，电流通过1米的导线消耗的能量比通过2米的低；

4.更高的性能

5.更高的频率

6.综合成本应该低点，工艺成本可能提升了，但是其他方面成本降了

7.还有很多优势，比较专业，没太明白，比如纹理光栅等等。

三音60度

大体上就是7nm的单位面积晶体管数目更多，省电散热要求低，应用于手机上比较合适，而14nm有足够的散热空间一般适用于像智能电视与机顶盒又或者电脑的cpu

吾创万岁_万万岁

芯片体积越小，它的设计难度越大，对于设计者的要求也越高，尤其是芯片散热方面体积太小，散热就是最大问题。目前最小的是4纳米芯片。

义县游学电子科技

没有任何区别，画小一点就是了。

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