05.21 Latch-up測試中負電流的影響和防護

0 引言

在芯片級Latch-up測試中，除電源和地之外的輸入輸出管腳都需要通過一定程度的負電流測試，這時芯片內部就會出現負電流。同時，由於芯片內部存在很多寄生的二極管、三極管，會導致該負電流產生連鎖效應引起熱N阱漏電，進而導致一些電路指標發生漂移，嚴重的甚至會導致芯片重啟或損壞。

隨著電子技術的發展，電子電路的集成度越來越高，電壓瞬變和電流瞬變引起半導體器件失效的情況也越來越普遍。瞬變電壓會造成一個強電場施加在器件結構中的氧化物薄膜上，導致該氧化物薄膜因介質擊穿而損壞；而瞬變電流會導致很細的金屬線或者尺寸很小的器件由於大電流而損壞。所謂Latch-up，也即閂鎖效應，就是指瞬變電流被鎖定甚至放大，造成器件在電源與地之間形成短路，造成大電流和器件損壞^[1-2]。

因此，閂鎖效應是影響集成電路芯片器件可靠性的一個潛在的嚴重問題，客觀、準確地評價其對閂鎖效應的抵抗能力是保證芯片和器件質量的重要一環。當前業界內普遍使用的測試標準是EIA/JEDEC 78^[3]。測試項目主要包括兩個方面，電源電壓過壓測試（器件擊穿電壓或者1.5倍的最大工作電壓）以及輸入輸出管腳的正負電流測試（±100 mA）。

另外，通常來說芯片的每一個管腳都會設計ESD保護電路以防止靜電損壞，在BCD或者CMOS工藝中，ESD二極管通常會按照圖1中D1的方式進行連接。當管腳進行負電流測試時，負電流主要是通過該ESD二極管進行釋放的。正常情況下，只要該ESD二極管的尺寸足夠大，就不會出現任何問題，但是往往被忽略的是負電流通過芯片內部寄生的雙極晶體管引起的漏電流造成的影響。

2 寄生三極管對負電流的連鎖反應

在BCD或者CMOS工藝中，存在很多種類的N型離子注入，比如P-MOSFET的N阱，NPN三極管的N型集電極等，因為它們通常被連接到相對高的電壓以避免閂鎖效應（Latch up），所以被人們稱作熱N阱。結合前文提到的ESD二極管中PN結，就會形成如圖2所示的寄生NPN三極管結構，其中基極（base）為Psub襯底（ESD二極管的P端），發射極（emitter）為管腳（ESD二極管的N端），集電極（collector）為熱N阱^[3]。

正常情況下，管腳上如果沒有出現負電壓，只有正電壓時，V_be為負值，這個寄生的三極管就會處於截止狀態，對芯片內部的電路不會有任何影響。但是一旦出現如前文所述的負電壓，V_be就會變為正值，會有負電流從基極流向發射極，寄生的三極管就會處於放大狀態，從而導致集電極也會有漏電流流向發射極。

當然這個三極管由於襯底寄生電阻等原因放大倍數不會很大，但是對於一些低功耗設計的電路來說，這樣的漏電流也是致命的，輕則造成電路參數指標的漂移，重則造成重複關機開機甚至燒燬芯片。

3 負電流對模擬電壓緩衝器的影響

模擬電壓緩衝器是模擬電路設計中一種非常常用電路結構，可以非常方便地進行電壓值轉化和提高驅動能力。圖3中描述了一種常用的模擬電壓緩衝器結構，“amp”模塊是第一級放大級（可以是標準對稱OTA，也可以是普通差分輸入級），PM1為第二級共源放大級，“Miller Cap”用來進行米勒補償以保證環路穩定性，輸出電壓可以由式（1）來進行計算：

但是式(1)成立的前提條件是，由寄生NPN三極管產生的漏電流“I_lkg”在“amp”模塊的輸出級偏置電流中所佔的比例非常非常小，一旦該模擬電壓緩衝器在版圖上距離負電流管腳的距離過近，或者工藝本身寄生三極管的放大倍數比較大的時候，漏電流就會變得很大，從而造成PM1的柵源偏置電壓（V_gs）增大，同時輸出電壓增大。

可能存在的爭議是，為什麼會有漏電流從“amp”的輸出流出來呢？熱N阱是怎麼產生的呢？其實這種漏電流一般都是由“Miller Cap”造成的，一般來說米勒補償電容在這種應用中的實現方法有兩種，一種是有源型，包括普通P型MOSFET和隔離(isolated)N型MOSFET；另外一種就是無源型，包括柵(poly)電容和金屬(metal)電容。

無源型的米勒補償電容肯定不會有漏電流產生，因為不管是柵還是金屬都不可能提供這樣的能量。容易出問題的是有源型的米勒補償電容，因為單位面積可以實現的容值更大，所以有源型的米勒補償電容反而更多地被設計人員採用。對於普通P型MOSFET(N阱中加P型離子注入形成P溝道)，其結構中固有的N阱就是一個熱N阱；對於隔離(isolated)N型MOSFET，則更容易理解，其源端(source)和漏端(drain)天然就是一個熱N阱。

4 負電流對線性穩壓器的影響

線性穩壓器（LDO）是一種常用的模擬電路，用來將輸入的高電壓轉化為適當低電壓來為核心電路提供穩定的直流電源。同時，其良好的電源噪聲抑制能力也為核心電路提供了更加低噪的工作環境。圖4描述了一種常用的線性穩壓器結構，“amp”模塊是第一級低壓放大級，高壓器件 PM1為第二級共源放大級，高壓器件 NM1作為鉗位電路用來進行高低壓隔離。這種結構一般不採用米勒補償，而是利用輸出端的大電容（輸出極點作為主極點）來保證環路穩定性^[4-5]，輸出電壓可以由式（2）來進行計算：

一旦由寄生NPN三極管產生圖4中所示的漏電流“I

5 對負電流的一些防護手段

瞭解了Latch-up測試中負電流對芯片內部電路產生影響的原因，就可以有針對性地採取一些防護措施。

(1)採取隔離ESD保護結構，從根本上杜絕負電流流經Psub襯底的可能性。

(2)在版圖中將敏感電路，比如模擬電壓緩衝器和線性穩壓器，儘量遠離管腳的ESD，以增大襯底阻抗和減小寄生三極管的放大倍數。

(3)在版圖上儘量增大核心電路和ESD器件之間的間距，添加足夠充分的隔離環。

(4)儘量增大敏感電路的偏置電流，也即減少負電流導致的漏電流在偏置電流中所佔的比重。

(5)採用一些對漏電流不敏感的電路結構，或者採用一些不使用帶有熱N阱器件的電路結構，比如使用無源米勒補償電容。

6 結語

負電流Latch-up測試是業界內公認的必須完成的一項測試，電路設計時普遍認為只要ESD二極管的尺寸足夠大就不會有問題，但是負電流通過芯片內部寄生的雙極晶體管引起的漏電流造成的影響卻常常被忽視。本文以模擬電壓緩衝器和線性穩壓器為例分析了負電流對芯片可能造成的影響，提出了一系列在芯片內部可以採取的防護措施，希望能給電路設計人員帶來一些幫助。

參考文獻

[1] 蔡依村，李錕.集成電路鎖定效應和試驗方法標準研究[J].信息技術與標準化，2017(Z1).

[2] TSAI H W，KER M D.Active guard ring to improve latch-up immunity[J].IEEE Transactions on Electron Devices，2016，61(12)：4145-4152.

[3] ADVANI J G.Effects of negative current feedback[J].Iete Journal of Research，2015，9(3)：216-228.

[4] CHONG S S，CHAN P K.A Sub-1 V transient-enhanced output-capacitorless LDO regulator with push-pull composite power transistor[J].IEEE Transactions on Very Large Scale Integration Systems，2014，22(11)：2297-2306.

[5] WANG J P，JIANG J G，ZHOU X F.Less occupied and ultra-low noise LDO design[J].Analog Integrated Circuits & Signal Processing，2014，81(2)：453-459.

作者信息:

孫俊嶽

（戴濼格集成電路（天津）有限公司，天津300457）

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關鍵字: 天津 設計 負電流