作者：陈德恒
公众号：高速先生
B站：一博高速先生
小时候经常跟女朋友就某件事“交换看法”，小陈喜欢摆事实、举例子、讲逻辑尝试去说服她，结果自然是呵呵哒。长大了跟各种人聊天，政治、时事、八卦，每个人都有自己的解读，即使是平时生活中关系很接近的人，对一件事情的看法也会千差万别。而小陈不太会去争谁的观点对谁的观点错，甚至不常去表露自己的看法。不是因为心灵鸡汤励志文章里说的什么争论会失去友谊，而是因为各人受见识阅历所限，对是非真伪的判断都不同，在这种情况下，所谓摆事实与讲逻辑毫无意义。所以在网络上“警察打人，医生害命，银行坑钱”这三大传说才能大行其道，恩，其实小陈是个“五毛”。
还好，我们是工程师，我们信奉科学，科学会框定前提，大家在一定的边界条件上进行讨论。
那我们所说的高速设计的边界条件是什么呢？小陈认为是分布参数，传输线理论中的“长线”，是上升时间小于六分之一传输线延时。
让我们来算一算多长才能算长线：
当前常规的时钟芯片，上升沿通常在2nS左右，在这些信号眼中，2000mil以上叫做长线。一些新的时钟芯片，虽然速率可能只有几十兆，但是芯片工艺有较大的改进上升沿较快，可能会达到400ps，在这些信号眼中，400mil以上叫做长线。与其上升时间相当的，还有大部分LVDS信号等。
当前DDR3，上升沿通常在100ps左右，在这些信号眼中，100mil以上叫做长线。对于10G信号来说，上升沿通常在25ps左右，这时候，25mil叫做长线。
大家可以对比一下，在我们的设计中，那些部分是在这个长度范围内，那些部分不在。
可能会有一些朋友有疑问“上升时间小于六分之一传输线延时，不是判断需不需要考虑反射的边界吗？高速设计还有串扰，EMC等问题，也能用这个边界条件框定？”
答案是肯定的。传输线短到连一个上升时间都无法完整体现在上面时，串扰是达不到饱和的，也就是说我们通常所说3W间距时1%的串扰率将会变成0.2%甚至更小。而做天线的朋友很清楚，信号要完整的发射，天线长度需要能与波长相比拟，100MHz信号波长是多少？60inch！除此之外，还有我们通常所谓的电容滤波半径。
其实这篇文章所说的在之前的文章中也有提到过，为什么要再专门写一篇文章呢？因为重要的事情说三遍！
因为许多精益求精的朋友还是会问“DDR信号要圆弧拐角吗”“平衡铜点做方的还是八角的好？”。在学习的路途上，有时候不妨回头看看，看看过去的知识，看看知识的边界，也许会有更多的收获。
问题来了
那么10G链路上什么更影响通道性能呢？走线拐角？绕线方式？过孔？焊盘封装？
