薄膜沉积是集成电路芯片制备产业中必不可少的环节之一。薄膜沉积很像砌墙，每一层的沟槽介质就像砖头，砖头间的空隙就像是孔栓，层与层之间的互联金属线就像是水泥。在传统的微纳芯片加工工艺过程中根据淀积材料的不同，主要分为绝缘介质薄膜的淀积和导电材料薄膜的淀积。随着集成电路芯片制备技术节点的不断缩小，薄膜沉积的工艺要求不断提高。
CMOS器件剖面示意图
（一）绝缘介质的填充方面。
主要是指用于绝缘材料沟槽填充。在集成电路芯片制备中主要提供器件、栅极和金属互连线之间的绝缘材料。通常来讲，集成电路芯片制造中，水平方向的尺寸微缩幅度远远大于垂直方向的微缩幅度，因此沟槽或接触通孔的深宽比也会不断的增加。当对特征尺寸在0.8um以上的间隙进行介质填充时，通常采用等离子体增强化学气相沉积（plasma enhanced chemical vapor deposition，PECVD）；而对于0.5至0.8um的沟槽填充时，由于深宽比的增加，单步的PECVD技术会在填充的过程中出现空隙（不能完全填充的情况），因此业界使用了“沉积-刻蚀-沉积”的工艺改进技术，即在填充尚未发生夹断时，进行刻蚀工艺将间隙入口打开，再进行沉积。
等离子体增强化学气相沉积技术示意图
当间隙的深宽比达到6：1左右时，业界引了入高密度等离子体（high density plasma， HDP）化学气相沉积技术，这种技术可以控制填充的间隙以及其拐角处的沉积刻蚀比，满足了集成电路制造业90nm技术节点的薄膜淀积需求；当集成电路技术节点发展到65nm时，业界通过使用O3和TEOS的热化学反应，发展出了适应深宽比在7：1以上需求的高深宽比工艺（High Aspect Ratio Process，HARP）；2008年，应用材料公司又推出了可以适应于32nm工艺节点需求的eHARP工艺技术，在原有的HARP工艺技术中引入了水蒸气，从而可以应用于填充深宽比大于12：1的空隙或沟槽，满足了当时先进逻辑器件和存储器件的关键工艺需求。
（二）在导电材料的填充技术方面。
物理气相沉积技术原理示意图
早期的业界中在对金属导电材料进行沉积时，通常都是采用所谓的物理气相沉积（Physical Vapor Deposition，PVD）的技术进行。然而PVD技术的台阶覆盖能力和对通孔、栓等的填充能力等都相对比较弱。化学气相沉积（Chemical Vapor Deposition，CVD）技术应势发展。CVD技术无论是在间隙填充还是通孔、栓的填充能力方面，都比PVD更加优越，从而广泛、全面的应用在了接触通孔钨栓的填充等方面上；然而，当铜互连技术被纳入集成电路产业后，无论是PVD还是CVD的填充技术都已经无法更好的满足铜互连工艺中对金属材料等的填充要求。电化学沉积（Electrochemical Deposition）技术因为其工艺具备自下而上（bottom-up）的特点，而具有更优越的填充能力，满足铜互连技术中的导电薄膜沉积技术挑战。
化学气相沉积原理示意图
随着集成电路芯片制备技术要求的不断提高。绝缘介质材料的淀积方面，由于深宽比的不断增加、台阶覆盖性要求及介质低漏电要求的不断提升，传统的薄膜淀积技术受到挑战。导电材料，无论是在接触孔、栓的填充，后端互连工艺的铜填充还是后栅极工艺的栅极金属材料填充，都需要进行扩散阻挡层金属的沉积（称之为薄层金属沉积）。薄层金属沉积需要及其良好的台阶覆盖性，随着特征尺寸的不断减小，台阶覆盖性的问题已经成为微纳加工技术的瓶颈。
相比于传统的薄膜沉积技术，原子层沉积技术（Atomic Layer Deposition，ALD）技术在薄膜的台阶覆盖性、侧壁的覆盖以及底部的覆盖性等方面具有先天的优势。它充分利用了表面饱和的特性并兼具高度的化学反应稳定性，对于温度和反应前驱体通量的变化都不会太敏感。通过ALD技术淀积得到的薄膜兼具了高纯度、高密度、良好的薄膜平整性等特点。另外，ALD技术具有高度的薄膜淀积保型性，研究发现，即使对于深宽比高达100：1的空隙或孔、栓等结构也可以实现良好的台阶覆盖性。
原子层沉积技术原理示意图
日前，在3nm的工艺节点上，三星电子（Sumsung）宣布其通过引入Si纳米线结构，将从目前主流的FinFET晶体管结构转向最新的GAA（Gate-All-Around）环绕栅极晶体管结构。由于需要生长的栅极介质对沟道达到360度的环形控制，因此介质覆盖要求极为苛刻，只有通过ALD技术得以实现。
Samsung GAA晶体管结构图
另外，ALD技术也十分符合集成电路芯片制造工艺中向低热预算发展的趋势，其中的大部分工艺都可以在400 °C的环境下进行。可以预见，未来的微纳芯片制备技术中，ALD技术必将逐渐成为主流。
参考文献：
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