臺積電5nm EUV工藝進入試產階段
相信大家對TSMC（臺積電）在晶圓代工領域的絕對制霸地位，早已見慣不怪。在經歷了最近5年來摸爬滾打、且戰且進的開掛般壯大之後，曾經被Intel抓住小辮子的——晶體管密度，在5nm極紫外光刻工藝的熟用下，以達到其他廠商難以企及的高度。
據WikiChips對TSMC新一代5nm EUV光刻工藝的技術指標測算後得出，現階段（當前5nm試產階段）臺積電5nm EUV工藝的晶體管密度已達到171.3MTr/mm²，也就是每平方毫米容納了高達1億7130萬個晶體管：
極紫外光刻工藝能夠極大提升分辨率水平，顯著提高晶體管密度
而數年前被Intel多番吐槽的“注水版製造工藝”問題，在上述數字面前基本已無還嘴之力。我們不妨回顧一下近年來TSMC以及其他主要晶圓代工廠，在不同工藝節點對應的晶體管密度表現（從低到高）：
- 臺積電16nm：28.2MTr/mm²
- 三星/格芯14nm：32.5MTr/mm²
- 臺積電12nm：33.8MTr/mm²
- 格芯12nm：36.7MTr/mm²
- Intel 14nm：43.5MTr/mm²
- 三星10nm：51.8MTr/mm²
- 臺積電10nm：51.8MTr/mm²
- 三星8nm：60.3MTr/mm²
- 臺積電7nmHPC：66.7MTr/mm²
- 三星7nm：95.3MTr/mm²
- 臺積電7nmFF+：96.5MTr/mm²
- Intel 10nm：100.76MTr/mm²
- 臺積電5nm：171.3MTr/mm²
自2020年3月起，Intel正式從晶體管密度之王的寶座上退位，TSMC迅速即位，並有望在2021年為Intel代工關鍵產品。而Intel對這個 心悅誠服，結合自身發展趨勢，參考AMD一樣採用晶圓代工方式生產未來的Intel各類芯片產品。
總結
臺積電從16nm的“落後”時代到今天5nm的“會當凌絕頂”，花了5年的時間。在這五年中，臺積電量產製程的晶體管密度從28.2MTr/mm²到171.3MTr/mm²翻了6.07倍，似乎又讓人看到了一絲摩爾定律生效的跡象。
臺積電2014~2021工藝節點&晶體管密度演進參考（注：近似晶體管密度、量產晶體管密度在統計結果上有所不同）
不僅如此，臺積電、三星、 等企業正在發力 ，這一關乎到1nm硅基底材臨界點的“終極修羅場”，有望繼續讓晶體管密度向著更高記錄衝刺，誰能最先奪魁？目前來看似乎是臺積電最有把握，讓我們一起拭目以待吧(๑•̀ㅂ•́)و✧
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