与非网 3 月 4 日讯，为优化晶圆级封装技术，帮助进一步提升芯片运算能力，台积电表示将与博通公司合作，一起强化 CoWoS 平台，CoWoS 全称为 Chip-on-Wafer-on-Substrate，是台积电晶圆级系统整合组合(WLSI)的解决方案之一。
CoWoS 作为台积电进军封装业的关键技术，主要就是将逻辑芯片和 DRAM 放在硅中介层（interposer）上，然后封装在基板上。它能够减掉处理器多达 70%的厚度，并且能够显著提高处理器性能。
台积电和博通将支援业界首创且最大的两倍光罩尺寸(2X reticle size)之中介层，面积约 1,700 平方毫米。此项新世代 CoWoS 中介层由两张全幅光罩拼接构成，能够大幅提升运算能力，借由更多的系统单晶片来支援先进的高效能运算系统，并且也准备就绪以支持台积电下一世代的 5nm 制程技术。
台积电表示，此项新世代 CoWoS 技术能够容纳多个逻辑系统单晶片(SoC)、以及多达六个高频宽记忆体（HBM）立方体，提供高达 96GB 的记忆体容量；此外，此技术提供每秒高达 2.7 兆位元的频宽，相较于台积电 2016 年推出的 CoWoS 解决方案，速度增快 2.7 倍。
CoWoS 解决方案具备支援更高记忆体容量与频宽的优势，非常适用于记忆体密集型之处理工作，例如深度学习、5G 网络、具有节能效益的数据中心、以及其他更多应用。除了提供更多的空间来提升运算能力、输入 / 输出、以及 HBM 整合，强化版的 CoWoS 技术也提供更大的设计灵活性及更好的良率，支援先进制程上的复杂特殊应用晶片设计。
在台积电与博通公司合作的 CoWoS 平台之中，博通定义了复杂的上层晶片、中介层、以及 HBM 结构，台积电则是开发生产制程来充分提升良率与效能，以满足两倍光罩尺寸中介层带来的特有挑战。透过数个世代以来开发 CoWoS 平台的经验，台积电开发出独特的光罩接合制程，能够将 CoWoS 平台扩充超过单一光罩尺寸的整合面积，并将此强化的成果导入量产。
CoWoS 能够与电晶体微缩互补且在电晶体微缩之外进行系统级微缩。除了 CoWoS 之外，台积电三维集成电路技术平台，例如整合型扇出（InFO）及系统整合晶片（SoIC），透过小晶片分割与系统整合来实现创新，达到更强大的功能与强化的系统效能。
虽然此前因成本超出预期而出现应用受限的情况，但对 CoWoS 的市场前景台积电仍然十分乐观。因为 CoWoS 具有支持更高存储器容量与频宽的优势，同时随着芯片性能的不断提升，深度学习、5G 网络、数据中心等各种芯片设计都将是它施展拳脚的应用场景。
博通 ASIC 产品部门工程 VP Greg Dix 表示，藉由双方的合作，我们利用前所未有的运算能力、输入 / 输出、以及存储器整合来驱动创新，同时为包括人工智能、机器学习以及 5G 在内的创新产品铺路。
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