尽管英特尔这边到目前还是仅支持PCI-E 3.0规范，AMD这边也是刚开始支持PCI-E 4.0，但是设计PCI-E规范的PCI-SIG联盟现在已经宣布PCI-E 6.0规范的0.3修订版，新规范的设计开始于三个月前。
根据PCI-SIG联盟的说法，最终规范应该会在2021年制定完毕，因此我们可能会在2022年到2023年之间的某个时间用上采用PCI-E 6.0规范的产品。拿之前的PCI-E 4.0来说，PCI-SIG联盟于2017年10月发布了最终版的PCI-E 4.0规范，我们在两年后的今年看到了第一批支持的产品。按照这样推断的话，我们可以期望在2022年底之前看到第一批支持PCI-E 6.0的产品。
与PCI-E 5.0相比，PCI-E 6.0的速率将再次翻倍，信号速率再次提升达到64GT/s，每通道的带宽接近8GB/s（具体为7880MB/s）。这样，PCI-E 6.0x16插槽的带宽将接近128GB/s（单向带宽）。PCI-SIG联盟始终以仅发布可以使上一代数据速率翻倍的规范版本为目标。
PCIe 6.0还将向后兼容所有以前的规范，这是该联盟的另一个主要目标。该小组实施了两个主要更改，包括采用PAM-4取代NRZ，超高端网络标准使用的技术以及随附的低延迟前向纠错（FEC），还有增加带宽效率的其他机制。
关于PAM-4
PAM4使用4个信号电平，而不是传统的0/1高/低信号，因此信号可以编码四种可能的两位模式：00/01/10/11。这使得PAM4可以携带两倍于NRZ的数据，而不必将传输带宽加倍，对于PCIe 6.0而言，这将导致频率约为30GHz。
PAM4本身并不是一项新技术，但到目前为止，它一直用于超高端网络标准的领域，如200G以太网，其中可用于更多物理信道的空间量更加有限。因此，业界已经拥有多年使用信号标准的经验，并且随着自身带宽需求的不断增长，PCI-SIG决定将其引入以下一代PCIe。
使用PAM4的权衡当然是成本。即使具有更高的每Hz带宽，PAM4目前在从PHY到物理层的几乎每个级别实施的成本也更高。这就是为什么它没有风靡世界，为什么NRZ继续在其他地方使用。
同时，由于额外的信号状态，PAM4信号本身比NRZ信号更脆弱。这意味着，在PCIe的历史上，除了PAM4之外，标准还首次引入前向纠错(FEC)。前向纠错是一种通过提供恒定的纠错数据流来纠正链路中的信号错误的方法，并且它已经普遍用于数据完整性至关重要且没有时间进行重传的情况下（例如作为DisplayPort1.4 w / DSC）。虽然到目前为止还没有必要使用FEC，但PAM4的脆弱性将改变这一点。包含FEC不应该对最终用户产生明显的影响，但对于PCI-SIG来说，这是另一个需要应对的设计要求。特别是，需要保证FEC实现是低延迟的。
因此，切换到PAM4的结果是，在不增加频率的情况下增加传输的数据量，不会提高信号损耗要求。PCIe6.0将与PCIe 5.0具有相同的36dB损耗，这意味着虽然该标准没有正式定义走线长度，但是PCIe6.0链接应该能够达到PCIe5.0走线的长度。
然而，即使进行了这些更改，如前所述，PCIe6.0完全向后兼容早期标准，这将适用于主机和外围设备。这意味着在某种程度上，芯片设计人员基本上将实施两次PCIe：一次用于NRZ，另一次用于PAM4，这将在物理层（PHY）处理。
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