众所周知，台积电因为具备世界领先的制程工艺和庞大的产能供给，备受业界信任与支持，包括苹果、华为海思、高通、英伟达、AMD和联发科在内的芯片大厂都是台积电的客户。台积电在全球半导体行业中占据的地位不仅十分重要，而且非常特殊。
作为全球最大的纯晶圆代工厂商，台积电在半导体行业中之所以取得如今令世人瞩目的成就，背后的原因可谓非常复杂，其中之一显然是，台积电对技术研发大笔的投入，助力自身的技术在业界保持领先。
2000年，台积电的研发费用首次超过1亿美元；2007年，研发费用首次突破5亿美元；2011年，研发费用首次突破10亿美元；2015年，研发费用首次突破20亿美元；2019年，研发费用为29.6亿美元，接近30亿美元。从2000年到2019年，台积电的研发费用合计达240亿美元，从2015年到2019年的研发费用合计128亿美元，超过前15年的研发费用总和。台积电对研发大手笔的投入，带来的是技术的领先。
有关于台积电在研发方面的话题，Digitimes专访了台积电资深副总裁侯永清
问：台积电研发部门目前的现况如何？
侯：目前公司研发人员约5000-6000人，我们正在盖研发大楼，未来可容纳8000人。台积电的研发也是慢慢才走到顶尖，公司的研发经费也每年增加，占营收的8.5-9％，一年大概是花30亿美元。台积电如果和国际上一流的半导体公司相比，研发经费是差不多的。因为挑战的问题愈来愈难，投注的资源和人力都必须增加才会看到成果，所以我们一定要持续扩充研发能量。
企业要做世界最尖端的科技，研发是最必要的，否则也无法保持领先，很快就被别人超越。研发靠的就是人才，人才主要来自学界，学界要如何培养业界需要的人才，以及用什么方法才能鼓励优秀的人愿意加入这个产业，这是目前业界面临庞大的挑战。
台积电的研发分成三阶段：第一阶段是先看什么样的材料、设备和化学原料是未来10年工厂有可能用到的；第二阶段是找出可用于量产使用的技术；第三阶段是把技术在生产线上实现。
外界常误解，以为博士进台积电也是做制程，台积电有5万多员工，其中5000人是做研发，博士其实只有2000多人，而且大都在研发单位。当然他们除了基础研究，也必然要了解制程，否则前端研发和后端量产无法串接起来。对博士而言，他们要确定喜欢这份工作才来做，如果博士读完只是找一个薪水不错，但未必是自己喜欢的工作，其实都做不久。台积电在找人，会再三询问求职者，这是不是自己喜欢的工作。喜欢才是最重要的，不要看在薪水的份上来做。博士更是如此，喜欢研究、有独立思考的特质，就适合做研发，也包括基础科学的研究。
研发包括研究和发展，其中研究要跳出框架做思考，才不会被现有的框架限制住。技术发展则要在框架内做出产能。读博士的人并不一定都会做研究，有的人是你指定题目，他会解题，但他没有办法找到新题目，也无法找新答案，这就不适合做基础研究。所以还是看人的特质，让人适才适所。在台积电内部也会有职务的调整，让适合做研究的人做研究，适合做技术发展的人去做技术发展。
问：现在大学教授都说很难留住优秀的学生读博士，博士人才不足对产业有何影响？
侯：目前台积电一年招收100多名尖端的博士，而且每年都需要这么多博士。到了2030年台积电一年就需要250至300位博士。如果政府和学校没有扩大培育人才，到了2030年，全台湾半导体相关的博士一年就只有300位毕业。光台积电一家公司就要用这么多博士，其他业者、大学、研究机构怎么办？博士人才不足，对整个高科技产业和高等教育、学术研究，都会产生问题。
问：以半导体的专业领域来看，要念完博士至少要5年，这么长的时间的确会让学生有疑虑，厂商能提供什么诱因？
侯：台积电正在和各地管理部门讨论合作，希望提供诱因把适合做研究的人留下来读博士。董事长刘德音和总裁魏哲家提到，公司每年要提供100名奖学金给想读博士的人申请，每人每年都不用担心生活费问题。这些获得台积电奖学金的博士生，暑假可到台积电实习，如果做得很顺手，毕业后台积电会优先聘用。
博士生毕业可以到中研院做纯学术研究或到大学任教，台积电不会强迫拿台积电奖学金的博士生一定要到台积电上班，尊重他们的选择。此外，博士生在学校就是喜欢研究，到了业界几年会有加乘效果。所以台积电非常鼓励优秀人才应该要读博士。
问：为什么不找半导体材料商、设备商共同研发？
侯：半导体材料商、设备商只对能够量产、有商业利益的项目才有研究动机。但台积电和学界做的基础科学、新材料的科学探索未来不一定会用到。学校由于没有商业利益考虑，所以对各种基础科学都很有兴趣。当新材料要自己找的过程中，台积电必须付出这些实验的成本，也要赞助学界做前瞻研究，虽然结果不一定能用。
问：为何不组产业联盟，共同研发？
侯：因为同业间在意的技术并不一致，再者自己投入的技术也不见得希望给大家彼此知道。既然如此，台积电就挪一笔钱出来，找学界共同推展。推展完了，业界可以一起受惠。
问：基础研发可能很花钱，又不一定有成果，要如何说服股东支持？
侯：不做研发，公司就只能做到今天，没有未来。股东都知道，国际上技术走在前面的公司，其中一项观察指标就是研发做的够不够。如果研发经费减少，大股东反而要担心。因为不做研发或减少研发，公司的未来怎么办？不能够说既然已经做到了物理极限，我们就到此为止了。台积电有一群研发人员，不做技术发展的事，也不需要每天交出东西，而是给他们很大的空间在想未来的事。科学家在学校可能以理论为主，在这里则要从理论走到实用。所以在过程中，不实用的研究，势必要排除掉。每半年一次的讨论，会知道哪些研究应该继续，哪些应该调整。
问：2020年3月世界顶尖的《自然》杂志刊登台积电与新竹交大电子物理学系教授张文豪所带领的联合研究计划成果。这项学术成就对贵公司的意义为何？
侯：业界期勉台积电能出诺贝尔奖得主，我们也想朝这目标迈进。因为半导体第一个遇到的就是材料，新材料的找寻就是基础研究要做的事。当然台积电还是以聚焦半导体需要的材料做基础研究，不会涉及到太广泛的物理、化学领域，或和半导体无关的基础研究。我们要找未来5年、10年，甚至是20年半导体需要用到的材料。
以前常有人批评产学合作，从这个案例来看，只要题目对了，人对了，产学合作真的可以做出有用的东西出来。这件事给台积电带来很大的信心，对台积电而言，是很大的鼓舞。
登上《自然》的单原子层氮化硼研究只是台积电未来制程的其中一小部分，但从这案例我们也发现，与学界合作杠杆出学界的能量是确实有用的。我们之后要杠杆更多人，找全世界最聪明的人一起来做基础研究。因为在公司里面，研发再怎么样扩充还是有限。唯有与世界一流的科学家合作，半导体材料的研究进程才会加决，能量才会更大。
台积电的制程研发历程
2018年，台积电在财报中称：成功地量产7纳米（N7）制程，并领先其他同业至少一年。2019年6月，台积电成功量产7纳米加强版（N7+），这是业界首个商用极紫外光（EUV）制程。此举意义重大，这是台积电历史上第一次在一个重要技术节点，领先群雄。根据英特尔的技术路线图，EUV要到2021年才会导入，这表明台积电领先英特尔至少两年。在FinFET工艺之争中，英特尔于2011年成功推出22纳米Tri-Gate技术，台积电直到2015年才推出16纳米FinFET工艺，整整晚了四年。
台积电自1987年通过转让台湾工业技术研究院的2微米和3.5微米工艺技术创立公司，一直秉持“内部研发”战略，并在当年为飞利浦定制了3.0微米工艺技术；1988年，刚刚一岁的台积电就自研了1.5微米工艺技术；1999年发布了世界上第一个0.18微米低功耗工艺技术；2003年推出了当时业界领先的0.13微米低介质铜导线逻辑制程技术；2004年全球首家采用浸没式光刻工艺生产90纳米芯片；2006年量产65纳米工艺技术；2008年量产40纳米工艺技术；2011年全球首家推出28纳米通用工艺技术；2014年全球首家量产20纳米工艺技术。
台积电在开始20纳米制程研发时，就瞄准布局FinFET，2012年完成16纳米制程的定义，迅速且顺利地完成测试芯片的产品设计定案，并在以FinFET架构为基础的静态随机存取存储器单位元（SRAM Bit Cell）上展现功能性良率；并在2014年开始风险生产16FF+工艺，2015年就顺利量产；2016年采用多重曝光的10纳米工艺也迅速进入量产，量产速度较之前的制程更快。
台积电的7纳米制程是10纳米的缩小版，后部金属工艺技术基本兼容，整体密度和性能改进不多。采用DUV加浸没式（immersion）和多重图案（multiple patterning）方案的7纳米于2017年4月开始风险生产，2018年第三季开始贡献营收，在2018年有40多个客户产品流片，2019年有100多个新产品流片。与10纳米FinFET工艺相比，7纳米FinFET具有1.6倍逻辑密度，约20%的速度提升和约40%的功耗降低。有两个工艺制程可选，一是针对AP（N7P），二是针对HPC（N7HP）。联发科天玑1000、苹果A13和高通骁龙865都是采用N7P工艺。
台积电第一个使用极紫外光EUV方案的工艺是7纳米加强版（N7+）。N7+于2018年8月进入风险生产阶段，2019年第三季开始量产，N7+的逻辑密度比N7提高15%至20%，同时降低功耗。
7纳米之后是6纳米（N6）。2019年4月，台积电推出的6纳米是7纳米的缩小版，设计规则与N7完全兼容，使之全面的设计生态系统得以重复使用，且加速客户产品上市时间，但N6的逻辑密度比N7高出18%的。N6将在2020年第一季风险试产，第三季实现量产。
7纳米之后的全节点提升的工艺是5纳米（N5）。5纳米完全采用极紫外光（EUV）方案，于2019年3月进入风险生产阶段，预期2020年第二季拉高产能并进入量产。主力生产工厂是Fab 18。与7纳米制程相较，但5纳米从前到后都是全新的节点，逻辑密度是之前7纳米的1.8倍，SRAM密度是7纳米的1.35倍，可以带来15%的性能提升，以及30%的功耗降低。5纳米的另一个工艺是N5P，预计2020年第一季开始试产，2021年进入量产。与5nm制程相较在同一功耗下可再提升7%运算效能，或在同一运算效能下可再降低15%功耗。
5纳米之后的全节点提升的工艺是3纳米，根据一些细节显示，台积电3纳米工艺继续采用FinFET工艺，晶体管密度达到每平方毫米2.5亿个（250MTr/mm2），相对于5纳米来说，晶体管密度提升达1.5倍，性能提升7%，能耗减少15%。
至于2纳米工艺，台积电表示已经于2019年领先半导体产业进行制程技术的研发，并将着重于改善极紫外光（EUV）技术的质量与成本。
