近幾年，EUV 在產業中的存在感與日俱增，三星、臺積電、英特爾等都在爭先恐後地將 EUV 投入芯片量產。
據悉，三星電子日前宣佈已經成功出貨了 100 萬個業界首款基於極紫外光（EUV）技術的 10nm 級（D1x）DDR4 模塊。
計算能力看芯片，芯片性能看光刻，那光刻技術看什麼，在眾多工藝中，大多數產業人士給出的答案，就是 EUV。
所謂 EUV，指的是波長 13.5nm 的極紫外光，相比於當前主流光刻機用的 193nm 光源，EUV 的光源只有十五分之一，能夠在硅片上刻下更小的溝道。
目前，三星電子新的基於 EUV 的 DRAM 模塊已經完成了全球客戶的評估，將為高端 PC、移動、企業級服務器和數據中心應用中使用更先進的 EUV 工藝打開大門。
三星電子 DRAM 產品與技術執行副總裁 Jung-bae Lee 表示：“隨著基於 EUV 的新型 DRAM 的生產，我們正在展示我們對提供革命性的 DRAM 解決方案以支持我們的全球 IT 客戶的全部承諾。“這項重大進步強調了我們將如何通過及時開發高端工藝技術和麵向高端內存市場的下一代內存產品，繼續為全球 IT 創新做出貢獻。”
三星是首家在 EUV DRAM 生產中採用 EUV 的公司，以克服 DRAM 擴展方面的挑戰。EUV 技術減少了多重圖案製作中的重複步驟，並提高了圖案製作的準確性，從而提高了性能，提高了產量，並縮短了開發時間。
EUV 將從其第四代 10nm 級（D1a）或高度先進的 14nm 級 DRAM 開始全面部署在三星的下一代 DRAM 中。三星預計明年將開始批量生產基於 D1a 的 DDR5 和 LPDDR5，這將使 12 英寸 D1x 晶圓的生產效率提高一倍。
隨著明年 DDR5 / LPDDR5 市場的擴展，該公司將進一步加強與領先的 IT 客戶和半導體供應商在優化標準規格方面的合作，因為它將加速整個內存市場向 DDR5 / LPDDR5 的過渡。
為了更好地滿足對下一代優質 DRAM 不斷增長的需求，三星將在今年下半年開始在韓國平澤市建立第二條半導體生產線。
作為一種用於系統中的主存儲器，現在 DRAM 可以採用的最先進的設備大約是基於 18nm 至 15nm 的工藝，很多人認為 DRAM 的物理極限約為 10nm。在過往供應商按照傳統的速度擴展或縮小 DRAM，在每個節點上，DRAM 的比例大約為 30％。
多年來，半導體光刻設備已經取得了許多進步，採用具有高數值孔徑（NA）的大透鏡或使用短波長光作為光源。然而，隨著柵極長度減小到 30nm 以下，現有的液浸 ARF 光刻設備的圖案化能力達到了極限。
雖然將多圖案方法應用於最大 18nm 的 DRAM，但這會增加加工步驟，並導致生產率下降和材料成本增加，所有這些都導致生產成本不斷攀升。當處理步驟的數量達到近 500 到 600 時，唯一的解決方案是通過施加更短波長的光，用“更細的刷子”繪製微小的電路圖案。
為此廠商們在探索新的存儲器和技術之餘，也開始探求 EUV 對 DRAM 微縮的支持。按照 VLSI Research 首席執行官 Dan Hutcheson 的說法，使用 EUV，您可以獲得更好的圖案保真度。因為隨著掩模層堆疊得越多，得到的圖像就越模糊，這也是 EUV 能致力於解決的問題。為此除了三星外，韓國的另一家巨頭 SK Hynix 也是將 DRAM 推向 EUV 的另一個支持者。
相關資料顯示，SK Hynix 計劃在 1anm 使用 EUV，該技術將於 2021 年面世。但是，他們不會將 EUV 用於 1z 量產。相反，他們也許可以將其用於 1a 或 1b 批量產品。” TechInsights 的 Choe 說。
而 SK Hynix 官方也表示，通過藉助 13.5nm 波長的光，該波長比現有的 193nm ArF 波長短得多，使得 EUV 可以實現更精細的半導體電路圖案，而無需進行多圖案化。
通過這種方式，減少了處理步驟的數量，從而使製造時間比目前的四圖案技術（QPT）等多圖案技術要短，這使 EUV 成為 DRAM 迄今為止唯一的突破。
但是，並非所有人都轉向 EUV。在先進的 DRAM 節點上，美光計劃將 193nm 浸沒式光刻和 SADP 擴展到 1bnm。對於 1cnm，他們正在加快四倍圖案的開發。美光方面表示，他們正在繼續 EUV 的評估當中。
但其實除了 EUV 之外，要繼續微縮 DRAM，我們還需要更多的支持。從專家介紹我們得知，今天的 1T1C DRAM 可能會再延長几年，但可能會在 12nm 到 10nm 的範圍內耗盡。
為此，業界正在尋找以 4F2 Cell 尺寸將 DRAM 擴展至 10nm 以下的方法。而在 TechInsights 的 Choe 看來，“垂直門（vertical gate）以及無電容的 1T DRAM 單元是 4F2 的候選產品。”
這裡存在一些挑戰，特別是對於類似於 3D 結構的垂直柵極溝道晶體管。三星首席工程師 Dongsoo Woo 在之前的演講中說：“問題是字線到字線的耦合以及位線到位線的耦合”，他補充說。
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