在我看來，IEDM是有關最新半導體工藝信息的首映會議。這是我選擇了臺積電5nm論文作為出席會議的關鍵原因。
IEDM是我參加的組織性最好的會議之一，一旦您拿起徽章，就會收到所有會議文件的U盤（與其他沒有會議記錄的會議不同）。在觀看演講之前先獲得論文非常有用，我通常先審閱一篇論文，再觀看演講，然後再進行審閱。在演講之前，我迅速預覽了臺積電的論文，不得不說我對論文中缺乏實際數據感到非常失望，因為沒有節距，而且大多數結果圖都以標準化單位表示。在2017年IEDM會議上，英特爾 和GLOBALFOUNDRIES（GF）分別展示了其10nm（相當於代工廠的7nm）和7nm的工藝，兩家公司均以實際單位提供了關鍵的節距和電性結果。點這裡您可以看到我以前的文章。
我想借此機會呼籲臺積電提供更高的製程透明度
在週一的新聞午餐會上，許多IEDM的會議主席都可以諮詢，我向他們詢問了這篇論文，以及他們是否曾經要求公司提供更多數據，還是因為缺乏足夠的細節而拒絕了一篇論文。我得到的答案是肯定的，實際上他們今年由於缺乏數據而拒絕了另一家領先邏輯公司的平臺文件，並表示他們在辯論是否讓臺積電文件進入。對於組織者來說，這是一個困難的境地，一種吸引與會者的標題論文，但與此同時，會議必須保持質量標準。
在本文的餘下部分，我將討論臺積電披露的內容，然後根據我自己的調查嘗試填寫他們未披露的一些細節。我已經閱讀了該論文，看到了所提交的論文，並在演示結束時向演示者提出了一個問題，並與眾多行業專家討論了此製程。
臺積電的披露
臺積電文件和演示文稿的主要要點是：
行業領先的5nm工藝。
完整的EUV層，> 10個EUV單層替換了> 3個193i，從而減少了掩模數量，從而改善了出貨週期時間和良率。論文稱每個EUV層> 4個193i，但在演示中，演示者說> 3個。
高遷移率溝道FET。
021µm2高密度SRAM。
邏輯密度提高約1.84倍，SRAM密度提高約1.35倍，模擬密度提高約1.3倍。
擴散上的柵極接觸COAG，獨特的擴散終止，基於EUV的邏輯和SRAM柵極圖案。
約15％的速度增益或30％的功率降低。
低電阻和電容與增強的阻擋層勢壘線和蝕刻停止層（ESL）互連，並帶有銅迴流間隙填充。後端（BEOL）還具有用於模擬用途的高電阻電阻器和超高密度金屬-絕緣體-金屬（MIM）電容器
5和1.2伏特I / O晶體管。
真正的多閾值電壓處理，支持超過250mv範圍的7個閾值電壓，並且極低的Vt晶體管比上一代產品快25％。大概一次只能使用大約4Vts。
通過資質。
帶有256Mb SRAM和CPU / GPU / SOC塊以及D 0提前完成的高良率測試芯片，其良品率上升速度比任何以前的工藝都要快。512Mb SRAM具有〜80％的平均良率和> 90％的峰值良率。
與1現在風險生產ST一半2020計劃大批量的生產。
密度和節距
在7nm節點，三星和臺積電的工藝密度相似。從7nm移到5nm，三星已經公開了1.33倍的密度改進，而臺積電已經公開了〜1.84倍的密度改進。顯然，臺積電的工藝密度將比三星高得多，英特爾的7納米工藝（相當於5納米代工工藝）要等到2021年才會到期，臺積電的工藝密度將在2020年保持領先。
除了SRAM單元的大小為0.021µm2以外，TSMC沒有提供任何細節。SRAM密度對於SOC設計通常很重要，在SOC設計中，SRAM通常佔器件面積的一半以上。
使用標準單元創建邏輯設計。標準單元的高度是金屬2節距（M2P）乘以單元軌高度（TH），而寬度是由接觸多晶硅節距（CPP），單元類型以及工藝是否支持單擴散或雙擴散來定義的。對於TSMC 7FF工藝，M2P為40nm，TH為6。儘管在標準單元中看到的是57nm，但CPP被指定為54nm，但是由於TSMC聲明瞭其密度的提高，我們將54nm作為起點，該工藝支持雙擴散中斷（
DDB）。通過我們之前討論過的Intel密度度量標準來運行這些尺寸，可產生1.0185億個晶體管/ mm2。我聽說臺積電將在5nm處使用非常激進的28nm M2P，我也相信他們將繼續使用6軌單元。一個5軌電池需要Buried Power Rails（BPR），而TSMC並未透露這是該過程的一部分，我還認為現在看到BPR尚為時過早。我還希望該工藝能夠支持Single Diffusion Break（SDB），並在臺積電7nm工藝的7FFP版本中添加了SDB，我相信他們會保持這種狀態。最終結果是密度提高了1.84，CPP在49至50nm之間。如果我假設為50nm，我得到185.46 MTx / mm2的密度提高了1.82x。
圖1展示了7FF與5FF的工藝比較。
圖1.臺積電5nm工藝密度圖
EUV的使用
如我之前所述，本文提到了單個EUV層替代了> 4個ArFi，儘管演示文稿將此層修改為> 3個ArFi。本文和演示文稿均報告了使用10層EUV層的5納米工藝，這意味著將取代30層以上的浸沒層。如果5FF是通過多圖案而不是EUV進行的，則這可能與所需的浸沒層數有關。
在這篇文章中，展示了具有標準化單位的掩模層圖，其中16FFC為1.00、10FF〜1.30、7FF〜1.44和5FF〜1.30。我相信臺積電的7FF工藝是78片掩模，而5FF是70掩模。當我將遮罩估計值用於16FFC，10FF，7FF和5FF時，再重新畫圖，與論文中圖像幾乎一致。
我還相信，臺積電的7FFP工藝有約5個EUV掩模，而5FF會有約15個EUV掩模。
另一個有趣的EUV評論，我聽說三星對其關鍵層的EUV工藝使用了非常高的曝光劑量，而且我聽說臺積電（TSMC）的EUV劑量要低得多，臺積電（TSMC）的吞吐量是三星的2倍以上。因此三星無法通過其EUV工具獲得足夠的晶圓吞吐量。在另一個會議上，我看到了IBM的演講，他們討論了與三星一起開發5nm工藝的問題。他們說，他們提高了EUV曝光劑量，直到獲得良好的產量，然後將工藝轉移給三星，以為三星將致力於降低劑量。聽起來好像在降低EUV劑量之前，該工藝可能已經匆匆投入生產。
我一直期待著高遷移率通道有一段時間了，它將在pFET的5nm處引入硅鍺（SiGe）高遷移率通道（HMC）。
當我拿到TSMC論文並通讀時，他們談論了HMC的複數形式，甚至有一個說HMC並顯示nFET和pFET結果的圖，他們進一步顯示了沒有界面緩衝層的硅上的HBC。在我看來，唯一符合此要求的答案是，臺積電是否已為nFET和pFET器件都實現了鍺通道，但我認為這還沒有準備好。如果真是這樣，這將類似於英特爾推出45nm的High K Metal Gates（HKMG）或22nm的FinFETs。
在臺積電（TSMC）演講之後，我問主持人nFET和pFET器件都是HHC還是nFET或pFET。演示者回答說，只有一種類型的設備具有HMC，儘管他不願透露哪種。我相信幾乎可以肯定，pFET是預期的SiGe通道。
結論
總結臺積電已經開發出一種高密度5nm工藝，該工藝將在2020年提供業界最高的工藝密度，並使臺積電成為邏輯工藝技術的當前領導者。
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