外媒報道稱，西部數據（WD）和東芝（Toshiba）已經開發出了 128 層 @ 512Gbit 容量的 3D NAND（又稱 TLC）緩存。 如果沿續此前的命名習慣，我們可以把它叫做 BiCS-5 。因為 BiCS-4 為 96 層，BiCS-3 為 64 層。與 BiCS-4 閃存顆粒相比，新技術額外多出的 32 層，能夠輕鬆將容量提升 1/3、從而大幅降低製造同等容量終端產品的成本。
相關產品有望在 2020 年末投產，並在 2021 年實現量產。由富國銀行（Wells Fargo）資深分析師 Aaron Rakers 搭建的生產模型可知：
假設模具尺寸為 66 平方毫米、密度為 7.8Gb / 平方毫米，那西數-東芝將實現業內最高的 NAND 密度。換言之，只需上一代 85% 的晶圓，就能完成當前所需的供應任務。
據悉，BiCS-5 採用了陣列下電路（CuA）設計。其中邏輯電路位於芯片的底部，數據層堆疊在它的上方。
Rakers 稱，與非 CuA 技術相比，芯片尺寸可縮小 15％ 。與 96 層的 BiCS-4 相比，BiCS-5 可讓模具總體縮小 23％ 。
將這部分空間釋放之後，西數和東芝將能夠利用四平面（相較於傳統的雙平面），將顆粒性能提升兩倍。
模具分為四個平面或部分，允許獨立或並行訪問，吞吐量可達 132MB/s 。相比之下，三星的 110+ 層芯片，只有 83MB/s 的吞吐量。
BiCS-5 閃存顆粒能夠在 1.2Gb/s 的 IO 帶寬下運行，讀取延遲低至 45 微秒。
此外，西數使用 4KB 頁面來訪問 128 層芯片上的數據，而不是行業傳統所限的 16KB 標準頁面。
最後，這裡介紹的還只是 3D NAND（TLC）的模具。如果升級到每單元 4-bit 的 QLC，還可進一步將單芯容量提升至 682Gb 。
據悉，在上月於舊金山舉行的國際固態電路會議上，東芝就已經展示過這項技術。
[via BlockSandFiles]
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