數字集成電路功耗優化集中體現在兩個方面，一是電路的低功耗優化設計，二是EDA工具的優化設計。而電路的低功耗優化設計前者是重點，即綜合考慮電路性能、面積、功耗來進行功耗的優化設計。
根據芯片不同的設計階段，數字集成電路低功耗優化可以自下而上劃分為六級，即：電路級(Circuit-Level)、版圖級(Layout-Level)、邏輯門級(Gate-Level)、寄存器傳輸級(RT-Level)、算法級(Algorithm-Level)和系統級(System-Level)。每個層次都有相應的優化手段，所達到的效果也不同，劃分層級如下：
（1）系統級(System-Level)功耗優化的核心思想是在設計初始階段應用各種低功耗的設計方法如：軟硬件劃分、功耗管理和指令優化等來在高層的空間進行功耗優化。
（2）算法級(Algorithm-Level)的主要優化目標是降低信號活動性，以此為目的的優化手段包括採用並行結構（Parallelism）、流水線技術（Pipe-line）、更改總線編碼方式（Bus Encoding）、增加預計算邏輯(Pre-Computing)等。
（3）寄存器傳輸級(RT-Level)主要是針對電路閒置的模塊，關閉閒置的資源來降低信號的翻轉率從而降低功耗；主要方法有采用操作數隔離、採用存儲器分塊訪問技術、採用門控時鐘(Clock Gating)等方法。
（4）邏輯門級(Gate-Level)低功耗設計的主要目標是消除毛刺、減小負載電容、調整晶體管的尺寸、選用低功耗的邏輯器件、優化邏輯結構等。對應的主要手段有時序調整、單元映射、門尺寸優化、公因子提取、路徑平衡、管腳置換等。
（5）版圖級（Layout-Level)的優化對象主要是器件以及互聯。主要方法是根據信號活動性來對電路進行分層以及將電路劃分為小模塊。
（6）電路級(Circuit-Level)功耗優化是最底層階段的功耗優化，其重點放在改變電路結構等方面來降低功耗，主要方法是在電路中應用動態邏輯與異步電路。
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