通過一個 3200Mbps LPDDR4 接口將一個應用處理器連接至 DRAM 芯片，其難度不亞於 2600MHz 4G LTE 天線的佈線工作。雖然 RF 前端採用了陶瓷封裝，並在各個抗電磁干擾模塊中進行了精心佈線，但數字信號會穿過球柵陣列封裝和高密度小型印刷電路板(PCB)，從而使它們更容易受到高頻影響。
隨著數據速率增至甚至超出千兆範圍，PCB 印製線不能再被視為簡單的導體。銅印製線的寄生電阻、電容和電感使其成為一條傳輸線，從而產生數字設計中通常不去考慮的各類高頻效應。例如，由於集膚效應，信號的高頻成分要比低頻成分經歷更大的衰減，從而導致信號失真。平行銅印製線之間的電感和電容會導致串擾，而大開關電流會導致接地反彈。誤碼率(BER)將會上升，因為更多比特將被解析為“0”或“1”。
因此，為了確保信號完整性，需要對 PCB 印製線的傳輸線效應以及封裝、連接器和電纜的頻率響應進行全面分析。通過減少 PCB 原型設計與測量的大量迭代次數，精準的 PCB 級 SPICE 分析可節省時間和金錢。
圖 1 顯示了一個內存接口，它是多千兆芯片間通信的一個典型例子。相同的概念也適用於 USB 3.0、HDMI、多千兆 Ethernet 設備等高速串行 I/O。通信通道由芯片的 I/O 模型、封裝、連接器及電纜的散射參數(S 參數)模型以及印製線的損耗耦合傳輸線模型構成。I/O 模型由芯片廠商提供。簡單的 I/O 緩存器可以用 IBIS 模型精確表示。配備有源預加重和均衡功能的更加複雜的 I/O 電路通常採用經過加密的晶體管級 HSPICE 網表的形式，或者採用源於晶體管級表示的 IBIS-AMI 模型。作為晶體管級仿真的黃金參考模型，HSPICE 使用經過晶圓廠認證的晶體管模型提供最為精確的 I/O 電路行為。不僅如此，大多數芯片廠商使用 HSPICE 來驗證他們的 IBIS 和 IBIS-AMI 模型。因此，在電路板一級使用 HSPICE 最符合芯片廠商的意圖。對於 IBIS-AMI 模型而言，HSPICE 具備獨特優勢，除了逐比特和統計眼圖模式之外，它還能在真正的瞬態模式下模擬這些模型。
圖 1：用於信號完整性分析的典型系統配置。
PCB 印製線的損耗耦合傳輸線可以採用多種方法提取，其中最簡單的方法就是使用 HSPICE W 元件。W 元件讀入 PCB 的屬性和平行印製線的尺寸，然後使用一個內置的 2D 解算器提取傳輸線響應。該模型能夠精確表示與頻率有關的損耗和耦合，而且不限制耦合線路的數量，可確保系統的被動性和因果關係。大多數 PCB 佈局工具能夠提取印製線幾何圖形，並在 HSPICE 網表中自動生成 W 元件模型。第三方準靜態 2.5D 場解算器也可用於生成 PCB 印製線的寬帶模型。取決於所使用的場解算器，這些模型能夠以 RLGC 表的形式被插入到 W 元件中。對於關鍵佈局，全波長解算器可用於提取 PCB 印製線的頻率響應，即 S 參數，後者也可用作 W 元件的輸入。
封裝、連接器及電纜的 S 參數模型由組件廠商提供，或由一個網絡分析儀測量，或由一個 3D 電磁場解算器提取。無論哪種情況，S 參數模型都能提供一個可靠的組件線性表示，將其分佈式本質以及任何與頻率相關的行為考慮在內。通過觀察史密斯圖上的 S 參數，可以深入瞭解這些分佈式系統，超過使用電路圖中的集總元件所能獲取的信息。但是，這裡存在一個挑戰。S 參數是頻率域模型，原本是為 RF 和微波設備而發明的，而數字多千兆系統的信號完整性分析主要是在時間域中進行的。HSPICE S 元件採用最先進的自動有理函數模型生成技術克服了這個挑戰。此外，HSPICE 通過部署多時延增強型有理函數模型，捕獲長達數米的數據線(如 HDMI 線)的複雜高頻行為。HSPICE 利用現代處理器中的並行計算技術精確高速地模擬大型(500 端口以上)S 參數模型。除了在電路仿真中使用 S 參數以外，HSPICE 還支持多端口線性網絡分析(.LIN)，它可以從任意電路類型提取 S 參數。
圖 2：與 S 參數打交道不僅僅是進行瞬態分析。
S 參數模型的靈活性和可靠性有時會因某些 S 參數質量欠缺而下降。低質量的 S 參數模型有可能產生較差的仿真結果。質量問題包括但不限於：違反被動性、粗糙的頻率抽樣和較窄的頻率帶寬。例如，某個 S 參數模型的起始頻率有可能很高，以至於無法捕獲低頻瞬態行為;或者其結束頻率有可能很低，以至於無法捕獲數字轉換的高頻成分。HSPICE 包含一個獨立的 S 參數實用程序，它能夠採用不同的方法操作 S 參數，以確保 S 參數模型的質量。圖 2 顯示了 HSPICE 如何整合採用多端口線性網絡分析(.LIN)的 S 參數提取、採用瞬態分析(.TRAN)的 S 參數仿真以及採用 S 參數實用程序(SPUTIL)的 S 參數質量保證。
圖 3：使用 HSPICE S 參數實用程序(SPUTIL)檢查阻抗匹配。
SPUTIL 提供眾多便捷的 S 參數操作技術，例如，合併多個數據文件、被動性檢查或執行、利用靈活的頻點規範重新採樣、文件格式轉換等。例如，阻抗匹配是高速通道設計的一個重要要求。測試阻抗匹配的最快方法就是使用不同的參考阻抗觀察 S11。如圖 3 所示，SPUTIL 提供一種便捷的方法，使用一個簡單腳本轉換某個 S 參數集的參考阻抗。然後，通過觀察史密斯圖上的 S11 圖找出最小的 S11 值，從而為設計通道終端阻抗提供一個良好的起點。
對於信號完整性分析中所使用的各種組件和模型的討論到此結束，現在開始討論各種分析技術。眼圖分析技術被廣泛用於評估高速通信通道。眼圖將一個長數字比特序列的單位時間間隔疊加為一個緊湊形式，便於人們對系統進行皮秒級觀察。生成被測目標系統的一個眼圖、檢查眼圖開口和測量作為累計概率的 BER 是通道合規測試的關鍵組成部分。
HSPICE 提供不同的技術，用於分析不同仿真速度和精度的眼圖。評估多千兆系統的 BER 要求分析數百萬個單位時間間隔。對這些長比特流進行瞬態分析需要耗費幾個小時的時間，併產生很大的數據文件。可能需要數千次仿真才能覆蓋通道優化設計。在 HSPICE 中生成逐比特和統計眼圖將仿真時間從幾個小時縮短至幾秒鐘，從而大幅提高通道設計效率。
HSPICE 採用精確的瞬態分析計算出眾多小比特模式的脈衝響應，然後使用統計方法迅速生成眼圖，即概率密度函數(PDF)圖，將所有可能的比特模式考慮在內，如圖 4 所示。HSPICE 通過觀察眼圖的垂直和水平橫截面，自動提取抖動曲線。此外，HSPICE 還根據 PDF 眼圖自動生成誤碼率(BER)圖。然後，可以通過提取 BER 的截面圖觀察浴缸曲線。HSPICE 還捕獲特定時刻的最短比特模式，它再現了最裡面—換句話說“最壞的”—眼圖碎片。在接下來的短瞬態分析中使用這個最壞的比特模式，就可以分析出眼圖閉合的原因，然後改進設計。HSPICE 能夠提取具體比特位置的時間域波形，該技術可用於驗證自適應均衡器設計。
圖 4：HSPICE 統計眼圖分析。
逐比特眼圖分析採用一種快速瞬態技術為特定的比特模式生成眼圖，而且所需時間僅為瞬態分析的幾分之一，對於通道設計非常有用。瞬態分析可為籤核提供最精確的眼圖。在時間域瞬態分析中 HSPICE 支持所有類型的 I/O 模型，其中包括算法模型(IBIS-AMI)以及與頻率有關的元件。並行計算技術被用於加快超長比特序列的仿真速度，同時又不犧牲精確度。
HSPICE 具備一種獨特能力，能夠混用和匹配各類分析技術和模型，以便最好地匹配每一個通道設計和合規測試階段。如圖 5 所示，HSPICE 將通道視為一個黑盒子，讓用戶能夠放入任意組合的有源和無源設備。HSPICE 還支持各種不同的發射器和接收器表示。例如，發射器可以是一個晶體管級 I/O 電路，而接收器可以是一個 IBIS-AMI 模型，反之亦然。在早期設計階段，可以採用快速統計眼圖分析評估與模式無關的發射器加重。對於此類分析，IBIS-AMI 模型在發射器側使用，只是為了使接收器成為一個理想化的接收器終端。隨著設計的不斷演進，可以採用逐比特仿真將理想化的接收器替換為一個算法模型，以便測試自適應均衡器如何通過調整其參數實現最大的眼圖開口。然後，從逐比特分析切換至全面的瞬態分析，可以捕獲通道中可能出現的任何非線性效應。在最後的驗證階段，很有可能使用到發射器和接收器緩存的全晶體管表示。HSPICE 能夠在同一個測試臺上運行所有這些分析。
圖 5：在統計、逐比特和瞬態眼圖分析中結合使用 AMI 和晶體管級模型。
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