由於半導體高級工藝技術複雜度和成本指數級上升，摩爾定律已經放緩，同時，隨著5G與AI爆發，我們進入了多元化計算時代，在這個時代，處理器該如何延續摩爾定律？英特爾在這方面發現了一個大趨勢，其他廠商會跟進嗎？
變慢的摩爾定律
摩爾定律是由英特爾（Intel）創始人之一戈登·摩爾（Gordon Moore）於1965年提出的，其內容為：當價格不變時，集成電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。這一定律揭示了信息技術進步的速度，摩爾定律的實質是隨著半導體工藝技術演進單位面積上集成的集體管數量在有規律的提升，正是在摩爾定律的作用下，我們才可以享受到半導體帶來的各種便利的智慧服務。
不過，正如開篇所說，隨著半導體工藝演進成本和風險在提升，通過單芯片繼續實現摩爾定律難度很大，業界已經認為摩爾定律在放緩，有人甚至將晶體管數量密度修改為每三年翻一番，那麼，要實現摩爾定律，除了簡單粗暴地不斷升級工藝外我們還有其他方法嗎？
另外，隨著AI的日益融合，我們看到，一款處理器要處理的數據類型也在不斷豐富，從最早的單一的標量數據，已經發展到有各種向量、矢量、矩陣以及張量數據，對這些不同類型數據的處理，顯然需要不同類型的處理器，所以，現在乃至未來一個系統要支持處理不同的處理器類型，這就催生除了異構的概念----就是通過高級封裝技術實現不同處理器的芯片級融合。這也是繼續延續摩爾定律的一個有效途徑，“
先進封裝技術是迎合多元化計算時代需求，是摩爾定律在封裝領域裡的最佳實踐。”近日，英特爾公司集團副總裁兼封裝測試技術開發部門總經理 Babak Sabi （上圖右立者）在接受筆者專訪時指出。在後PC時代，英特爾公司一直在探尋能支持千億級處理器的大市場，從創客到無人機到自動駕駛、雲計算、人工智能、5G。。。英特爾一直在探索，在這個過程中，英特爾接觸最多就是各種數據，統計顯示，2018年，中國產生了7.6ZB（76億TB）的海量數據，年增幅30％，而預計到2025年，中國數據量將達48.6ZB，全球則可達175ZB，同時中國會有800億智能互聯設備，全球則可達1500億！面對這樣的數據洪流，英特爾在探索中終於發現了自己的價值所在----提出了從晶體管為中心向數據為中心的轉型戰略。
因為英特爾是唯一一家可以將CPU標量數據、GPU矢量數據、AI矩陣數據、FPGA空間數據架構完美融合在一整套解決方案內的企業，英特爾可將它們整合在系統平臺乃至系統級封裝內。實際上，CMOS工藝縮放、3D工藝、新架構、新功能等任何單一因素都不可能再滿足多元化數據處理需求，因此英特爾提出基於六大技術支柱進行創新，這六大技術支柱是：
製程與封裝、架構、內存與存儲、互連、安全、軟件。
這六大技術支柱最底層的就是製程和封裝，它的願景就是跨晶體管、封裝和芯片設計協同優化進步，推動摩爾定律的新時代發展。實際上，通過異構封裝技術可以實現系統級摩爾定律的延續，這就是英特爾發現的大趨勢。
但是，高級封裝並不是要以這一代工藝的集成實現下一代公司的晶體管密度，“因為我們希望通過現在的芯片封裝和互連技術實現接近於單晶片的性能，同時也可以幫助我們降低功耗。但是提到互連和芯片封裝，通常不會把它與製程節點進行對比。因為目前異構計算主要目標是降低損耗，同時提高互連。因為在未來我們必須要把多個IP像“積木塊”一樣搭在一起。”英特爾院士兼技術開發部聯合總監Ravi Mahajan在接受採訪時指出。“通過2D、3D堆疊技術的集成，未來我們可以進一步減少能量和功耗的消耗，同時在設計上也可以更加接近SoC，通過這樣的方法，未來我們可以通過封裝技術實現一個系統的性能。”
另外，高級封裝還解決了工藝升級帶來的成本問題，“在我們開發新的芯片工藝以及技術的時候，隨著硅片和集成功能的增加，成本的上升幅度基本上是可以預測的，這主要是因為我們對硅片集成的功能訴求會越來越多。但是所有東西都水平集成在更大規模的芯片上，所以，相對於單純提升工藝製程，提升封裝技術的成本還是會更低的。”Babak Sabi指出。“英特爾現大力推動異構集成，但是異構集成是完全不會取代摩爾定律的。另外，在做異構集成的時候要做妥協，例如將電容集成進去的時候，考慮是希望它有更快速的響應。也需要平衡它的成本以及它所佔的面積。”
英特爾的封裝優勢
芯片封裝在電子供應鏈中看似不起眼，但卻一直髮揮關鍵作用。作為處理器和主板之間的物理接口，封裝為芯片的電信號和電源提供了一個著陸區。邁向以數據為中心的時代，先進封裝將比過去發揮更重大的作用。
先進的封裝技術能夠集成多種製程工藝的計算引擎，實現類似於單晶片的性能，這些技術將大大提高產品級性能和功效，縮小面積，同時對系統架構進行全面改造。封裝不僅僅是製造過程的最後一步，它正在成為產品創新的催化劑。
在七月初的SEMICON West大會上，英特爾推出了一系列全新基礎工具，包括將EMIB和Foveros技術相結合的創新應用（Co-EMIB），全方位互連（ODI）技術，和全新裸片間接口（MDIO）技術。Babak Sabi表示：“我們的願景是利用先進技術將芯片和小芯片封裝在一起，達到單晶片系統級芯片的性能。異構集成技術為我們的芯片架構師提供了前所未有的靈活性，使之能夠在新的多元化模塊中將各種IP和製程技術與不同的內存和I/O單元混搭起來。英特爾的垂直集成結構在異構集成的時代獨具優勢，它賦予了我們無與倫比的強大能力，讓我們能夠對架構、製程和封裝同時進行優化，從而交付領先的產品。”
Ravi Mahajan表示通過多芯片封裝（MCP）實現低延時、高互連速度，高性能的系統，它帶來的好處有以下幾點：1、尺寸縮小，可以將原來4000平方毫米的板級設計縮小到700平方毫米！
2、實現超薄封裝、未來更有希望實現無核，嵌入式的橋接。“2014年可以實現100微米PCB板，2015年已經開始實現了無核技術，未來我們並不僅僅把硅片疊到封裝上，而是把硅片直接放到封裝裡面，就是嵌入式橋接。由於先進封裝技術的出現，英特爾也是行業的首家可以提出這套技術解決方案的供應商，可以讓系統變得更薄，同時也可以讓芯片的尺寸變得更小。”他強調。
3、實現高速信號互連，目前已達到112Gbps，正努力邁向224Gbps。同時，通過電介質材料發明和金屬表面粗糙度降低損耗。
4、通過2D、3D封裝實現高寬帶互連，3D互連指的就是兩個裸片疊在一起，2D互連指的是兩個裸片進行水平的連接。
Ravi Mahajan還對比了英特爾和臺積電在高進封裝上的技術差異，指出在相同功率密度下，英特爾的MDIO在帶寬密度上更高效。“2014年英特爾推出了AIB高級互連走線。每平方毫米Shoreline帶寬密度可以達到130，Areal帶寬密度可以達到150。同時針腳速度會達到2.0Gbps，物理層的能耗效率是0.85。最近臺積電也是發佈了自己的一個專門解決方案，叫做LIPINCON2，它的針腳速度可以達到8.0，但是它的Shoreline帶寬密度和Areal帶寬密度分別是67和198。而我們可以在同樣的帶寬密度條件下在功耗上做得更低，我們可以在整個封裝內實現裸片間的互連，這就是是我們的MDIO技術（多裸片間接口技術）。未來我們將會繼續優化並且迭代這項技術，也希望進一步提高它的互連速度。”他指出。
而這正是英特爾IDM優勢，“協同優化的製程技術和產品、協同優化的架構和軟件 、實現最佳的性能、功耗、安全 產能快速攀升，這就是IDM的優勢。”他強調。“英特爾的IDM在異構時代有明顯的優勢，而且我們的方案是整體且全面的，確保我們的產品可以集成到客戶平臺上。”
英特爾高級封裝技術介紹
Ravi Mahajan詳細介紹了英特爾“嵌入式多芯片互連橋接”（EMIB）封裝技術的細節。由英特爾開發的EMIB，可以促進多個裸片封裝之間的高速通信，“我們一般考慮的是我們可以做到多薄，再就是幾個裸片之間的間距到底是多少。”他指出。
最傳統的有機封裝形式，一般裸片上是每毫米大概會有30個導線，採用傳統封裝技術再加上更加先進的製造技術可以把這個數字提高到100-150。但是用硅工藝的話可以輕鬆地把導線數量提高到200、400甚至500到600。“英特爾有獨家競爭優勢，通過我們EMIB技術可以實現更好的導線密度。我們的硅中介層上會先選兩個硅的通孔，在這上面會放很多不同的裸片，然後再通過硅中介層連接到整個基板上。”他指出，“英特爾是拿一小塊硅中介層放在封裝裡在局部進行高密度佈線，而並不是在全部的芯片上進行高密度佈線。因為在給硅中介層疊加裸片時它必須是要比硅中介層要小，如果不突破這點，它的成本要大幅上升。”
他透露英特爾正在開發在有機封裝基礎之上的超高密度有機封裝，可以把每層每毫米IO數量從64提高到256。而EMIB技術可以從256到1024的提升。
另外英特爾的3D的高密度微縮，可以在非常小的面積上可以進行堆疊。目前間距可以做到50微米，通過先進技術可以做到10微米甚至更小，IO可以從400到10000來。
EMIB、Foveros和Co-EMIB是構建高密度MCP的關鍵基礎技術，其中，EMIB構建2D互連，而Foveros是英特爾推出的業界首創的3D邏輯芯片封裝技術。這一全新的3D封裝技術首次引入了3D堆疊的優勢，可實現在邏輯芯片上堆疊邏輯芯片。
英特爾還有Co-EMIB技術，簡言之Co-EMIB就是EMIB技術還有Foveros兩個技術之間的集成，把2D和3D芯片進行融合。Co-EMIB可以把兩個不同的裸片來進行疊加，可以在水平和垂直方向實現疊加。這樣可以有更好的靈活度，可以進行不同層面的分割，然後放在同一個封裝內進行實現。
他指出整個業界都在不斷去推動先進多芯片封裝架構的發展，以更好的滿足高帶寬、低功耗需求。而英特爾擁有多項關鍵的基礎技術，包括像EMIB、Foveros還有Co-EMIB等等，這些都是MCP高密度實現的關鍵。此外英特爾還有先進的IO技術和高密度的封裝技術進行協同設計，實現異構計算元素向外、向上擴展。
英特爾封裝研究事業部組件研究部首席工程師Adel Elsherbini則介紹了英特爾內部為未來封裝技術開發所做的一些準備。他指出封裝互連技術主要有兩種方式，一種是把主要的相關功能在封裝上進行集成。如把電壓調節單元從母板上移到封裝上，另外一個被稱之為SOC片上系統分解方式，把具備不同功能屬性的小芯片來進行連接，並放在同一封裝裡，通過這種方法我們可以實現接近於單晶片的特點性能和功能。但不管是選擇哪一種實現路徑，都需要做到異構集成和專門的帶寬需求，而異構集成和專門的帶寬需求也可以幫助實現密度更高的多芯片集成。
通過三個微縮方向可以實現更多功能/立方毫米。
1、用於堆疊裸片的高密度垂直互連，可以幫助大幅度提高帶寬，同時也可以實現高密度的裸片疊加 ；
2、實現大面積拼接的全橫向互連，在未來隨著小芯片使用的會越來越普及，在小芯片集成當中保證更高的帶寬；
3、帶來高性能的全方位互連，通過全方位互連可以實現我們之前所無法達到的3D堆疊帶來的性能。
高密度垂直互連主要是靠每平方毫米有多少個橋凸來進行界定。如上圖的不同小芯片上面還有堆疊一些其他功能的芯片，這些新芯片之間的互連間距是50微米，一般每平方毫米有400個導線接頭。隨著摩爾定律繼續推進，芯片尺寸會變得越來越小，為了保證足夠的帶寬，必須要在導線上下功夫。所以整個小芯片尺寸變得越來越小，而隨著間距變得越來越短，傳統基於焊料的技術已經快到極限，需要要使用全新的技術，其中一個就是混合鍵合。
通過混合鍵合在間距上可以做到10微米，除此之外在橋凸和互連密度上也都可以做到更好。
另外，高密度垂直互連也減少串擾，降低時延，還有，因為間距變得越來越窄，電容和電壓在對等眼高上，可以大幅度降低功耗。通過這種方法，信號完整性也會得到大幅度提高，再結合其他的屬性可以提升整個系統性能。
他指出通過使用裸片間互連，可以讓信號在裸片之間進行傳導，目前信號傳導必須要從下方的收發器開始，從底部的裸片再到中間層，然後再到上方的裸片，最後然後再到小芯片。這樣會造成信號時間較長，因為距離比較長，除此之外電容電壓也會上升，會造成功耗上升。
而裸片間互連，信號在傳遞時，從上方裸片到下方裸片之間的間距會更短，時間也會更短。所以電容會更低，延遲也會大幅度下降，以幫助實現近乎單芯片的性能。如果說把間距縮短到10微米，則總電容以及功耗的差別可以達到5倍以上，同時延遲可以下降功耗也可以大幅度降低。
英特爾非焊料焊接技術稱之為混合鍵合。一般先會對頂部晶圓進行拋光，經過單切、清潔，然後再到底部晶圓。這套工藝可以幫助實現並排互連的橋凸。這裡我們就通過一套熱退火的工藝流程對它進行基礎填充，經過裸片間填充和後處理就可以實現更好的橋凸之間的互連，然後再把整個裸片集成到晶圓。
英特爾另一個關鍵封裝技術就是全方位互連（ODI），它為封裝中小芯片之間的全方位互連通信提供了更大的靈活性。頂部芯片可以像EMIB技術下一樣與其他小芯片進行水平通信，同時還可以像Foveros技術下一樣，通過硅通孔（TSV）與下面的底部裸片進行垂直通信。
ODI利用大的垂直通孔直接從封裝基板向頂部裸片供電，這種大通孔比傳統的硅通孔大得多，其電阻更低，因而可提供更穩定的電力傳輸，同時通過堆疊實現更高帶寬和更低時延。同時，這種方法減少了基底晶片中所需的硅通孔數量，為有源晶體管釋放了更多的面積，並優化了裸片的尺寸。
上圖顯示了全方位互連（ODI）的架構。可以看到，通過傳統的硅通孔技術，頂層小芯片可以與下方的芯片互連，這樣可以通過底層封裝直接對上方小芯片進行供電。除了這些供電之外，依舊可以讓上方裸片和下方裸片之間有直接互連。通過這種並排互連可以把延遲下降2.5倍，功耗降低15%，帶寬提高3倍。
他指出通過三種互連模式--高密度垂直互連、全橫向互連、全方位互連，可以提高每立方毫米上的功能並可以實現類似於單芯片的性能。
Ravi Mahajan表示在進行堆疊和封裝時理論上可以無限堆疊，但要考慮具體場景，英特爾已經充分考慮過應力和散熱問題，而且英特爾的高級封裝技術應用場景絕不僅限於AI和大數據，還有可能拓展到更多領域例如手機等。目前英特爾無意授權這些封裝技術，但是，他指出與英特爾有代工合作的廠商可以享用這些高級封裝技術。（完）
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