幾十年來，半導體行業進步的背後存在著一條金科玉律，即摩爾定律。摩爾定律表明：每隔18-24個月，集成電路上可容納的元器件數目便會增加一倍，芯片的性能也會隨之翻一番。然而，在摩爾定律放緩甚至失效的今天，全球幾大半導體公司依舊在拼命“廝殺”，希望率先拿下製造工藝佈局的制高點。英特爾終於進入10nm工藝時代並將在後年轉入7nm，臺積電、三星則紛紛完成了7nm工藝的佈局並奔向5nm、3nm。
3nm芯片製程到底有什麼難的
兩個最大的障礙是光刻機技術的發展和晶體管的結構。通俗地解釋一下，光刻機的作用，類似於膠片相機，就是將已經設計好的電路圖，通過激光投影“刻”到硅晶圓上。
所謂的製程，就是指硅晶圓上微型電路之間的距離。當然這個數字越小，就意味著單位面積上可以容納更多的元器件，隨之提升的就是芯片的算力，與電信號的傳播效率。使用低製程芯片的手機，直觀上的感受起來更加輕薄、不卡頓、也更省電。
而在現有光刻機技術達到極限後，如何縮小晶體管的體積，就成為了決定芯片進步的最關鍵因素。
但由於受到很多複雜因素的影響（比如遷移率、漏電流等），晶體管的微型化並不是簡單做小點就能解決的，相應地，它需要晶體管結構設計上的調整。
起初，晶體管是以平面的順序排列，然而這種方式註定無法最大限度利用空間，當晶體管的尺寸縮小到25nm以下時，這種傳統的平面場效應管（PlanarFET）的尺寸就已達到其物理極限。
隨後，一種叫做FinFET的晶體管結構誕生了，在此前的很長一段時間內，它都是半導體界的主流解決方案，成為了驅動芯片產業發展的最大動力。
FinFET的主要思想就是將晶體管的排列立體化，通過在垂直方向的縮放來增加晶體管的溝到和柵極之間的接觸面積，從而得到更快的切換時間與電流密度。
然而，和PlanarFET 一樣，FinFET也並非終極解決方案，當芯片製程來到3nm時，它就顯得心有餘而力不足了，芯片核心晶體管又面臨著重新的設計和改造。
這個方案就是三星即將用到的GAA結構，即多閘極晶體管。不過，三星也在GAA的基礎上做了改良，把晶體管通道從原來的小圓柱體，換成了更寬的納米片，納米片越寬，芯片的性能也越高，但隨之而來的功耗也越大。
按照三星的設想，相較於7nm，採用3nm製程後，芯片性能將提高35%，功耗降低了50%，芯片面積縮小45%。
3nm受到重視，2nm任重道遠，1nm遙遙無期
業界希望從3nm開始，從當今的finFET晶體管過渡到全能門FET。在2nm甚至更高的製程下，業界正在研究當前和新版本的全能門晶體管。
2nm節點及更高節點的工作進展順利，但挑戰眾多，不確定性也越來越高。
3nm和2nm技術已經定於2022年和2024年推出，而1nm及更先進製程工藝仍在研發中，離商用依舊遙遠。
為什麼從5nm到3nm，以及再往後難度陡增？這裡我們要簡單回顧一下製程的知識。
以10nm製程為例，是指在芯片中線最小可以做到14nm的尺寸。下圖為傳統晶體管的結構，為了減少能耗，我們要想辦法縮小晶體管尺寸。
晶體管的工作原理，通電1斷電0，就能實現計算機的運算。Gate端施加電壓，電流就會從Drain端到Source端。
縮減元器件之間的距離之後，晶體管之間的電容也會更低，電容低了就能頻繁開關而且能耗會變小，芯片才可以在速度更快的同時，做到更加省電，而且縮短距離後，相同的面積上可以放置更多的晶體管。所以芯片廠都在儘可能的降低芯片製程。
原子的大小大約為0.1nm，10nm工藝就要保證一條線只有不到100個原子，一個原子出問題，整個產品就報廢了，產品的良率會打折扣。
