日前Intel於美國舉辦Architecture Day活動，會中介紹Intel於2019年之後的處理器相關產品信息，除了包含新處理器微構架Sunny Cove與Tremont和後續2代規劃，另外也透露未來內置顯示Gen11和Xe繪圖品牌，以及從EMIB進化的3D封裝Foveros。
Intel揭示未來數年的處理器產品規劃，首先是明年2019即將推出的Sunny Cove微構架，預計將搭載在代號Ice Lake處理器，並採用期盼許久的10nm製程；Sunny Cove微構架將透過內部微調的方式提升IPC性能，並以額外加入新指令集提升特殊用途表現。在簡報上，Sunny Cove特意指出Scalability Improved，不知是否可以見到更多實體核心的消費級產品推出？
另一方面，省電小核心Atom處理器自從退出行動市場之後，就很少聽到相關風聲，此次Intel也表明2019年將推出Tremont微構架產品，除了照樣提升IPC性能，另外也會針對網絡服務器提升表現，改採10nm製程則無需多言，電池續航力也會隨之增加。從14nm轉進10nm的不順利，讓長久以來設計與製造相互存依的Intel受到不小打擊，以至於面臨製程轉換受阻時，無法在14nm推出更具高效能的設計。至此，Intel也開始將處理器∕微構架與製程技術分離，處理器推出時選擇當代足以大規模製造的製程。
Intel 2019～2023年的處理器核心微構架規劃，明年可以見到大核心Sunny Cove，接著是Willow Cove和Golden Cove。Atom則是從明年開始的Tremont，再分別由Gracemont與尚未命名的”Next”mont接棒。由於Sunny Cove已是板上釘釘的事情，會中也透露較多關於此微構架的變動信息。Sunny Cove性能改進大致上可以分為通用性能提升與特殊用途性能提升，前者透過Deeper更深、Wider更寬、Smarter更聰明3個方向進行，後者則是透過導入新指令集與軟件編譯器最佳化，如VBMI、VMBI2、BITALG強化壓縮、解壓縮與向量處理，IFMA、Vector AES、Vector Carryless Multiply、Galois Field、SHA等則是負責加密學。
Sunny Cove藉由導入新指令集，加強特殊用途環境的性能，據悉在與Skylake微構架相同頻率之下，採用Vector-AES和SHA-NI指令集的7-Zip表現可提升75%。Deeper採用緩衝區。緩存加大的方式達成，如加大的重排序緩衝區（reorder buffer）、加載緩衝區（load buffer）、儲存緩衝區（store buffer）、保留站（reservation stations）、微指令緩存（μop cache）、L1數據緩存（L1 data cache）、L2緩存（L2 cache）、第二層TLB（2nd level TLB）等。其中已知L1數據緩存容量將從Skylake 32KB升級為48KB，L2緩存容量則因處理器目標市場而增減，譬如針對服務器市場的產品就會加大一些，一般消費市場則略微縮減。
Sunny Cove性能提升Deeper部分，主要由加大緩衝區∕緩存容量方式達成。Wider則加強平行處理的信道數量或是執行單元，Sunny Cove相對Skylake顯而易見的改變為派送指令進入執行單元的端口數量，從8端口提升至10端口，其中1端口增加於store data單元，另外1端口則同時搭配1個Store單元加於AGU Sta，避免Skylake 3個AGU同時搶用Store功能的現象。
Sunny Cove Wider增加信道與執行單元數量。主官們也表示Sunny Cove整數與浮點執行單元數量有些變動，整數新增2個LEA（Load Effective Address）加速內存尋址運算處理，也多出Mul、MulHi、iDIV加速乘法、除法運算，浮點則是從單個Shuffle單元提升至2個。當然，首款10nm處理器Core i3-8121U已具備的AVX-512指令集支持能力，Sunny Cove也會納入，但未知是否會根據目標市場，而有支持程度的差異。
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