2020 年 2 月 20 日，三星电子宣布，其位于华城的EUV专用生产线（V1-lines）已经开始批量生产。这是三星第一条 EUV 专用生产线。
V1 生产线于 2018 年 2 月 23 日正式破土动工，2019 年下半年开始测试晶圆生产，第一批产品将于第一季度交付给客户。
根据三星的计划，V1 生产线目前正在生产采用 7 纳米和 6 纳米工艺技术的最先进的移动芯片，并将继续采用更精细的电路，直至 3 纳米工艺节点。预计到 2020 年底，V1 生产线的累计总投资将达到 60 亿美元，并将根据市场情况确定额外投资。
预计 7nm 及以下工艺节点的总产能将比 2019 年增长三倍。预计 V1 系列将在响应快速增长的全球市场对一位数节点代工技术的需求方面发挥关键作用。
随着 V1 生产线的投入使用，三星现在在韩国和美国共有 6 条晶圆代工生产线，其中包括 5 条 12 英寸生产线和 1 条 8 英寸生产线。
S1-lines 位于韩国器兴（Kiheung）厂区，建成于 2005 年，是三星首条 12 英寸逻辑代工生产线，目前量产 65 纳米至 8 纳米低功耗芯片，产品主要用于计算机网络、智能手机、汽车、以及日益成长的物联网市场等。
S2-lines 位于美国奥斯汀（Austin）厂区，是由原 8 英寸厂改造而来；2010 年 8 月开始洁净室建设，2011 年 4 月开始 12 英寸逻辑产品投产，当年达产 43000 片；目前量产 65 纳米至 14 纳米产品。2010 年设立研发中心，旨在为系统 LSI 部门开发高性能、低功耗、复杂的 CPU 和系统 IP 架构和设计。
S3-lines 位于韩国华城（Hwasung）厂区，是 2018 年建成投产的 12 英寸逻辑生产线，目前主要生产 10 纳米至 8 纳米产品，将是三星 7 纳米产品的主力生产厂。
S4-lines 位于韩国华城厂区，是 CMOS 影像传感器（CIS）专用生产线，2017 年开始对原 DRAM 产线 11-lines 和 13-lines 进行改造，目前 CIS 产能约 8 万片。
6-lines 位于韩国器兴，是一座 8 英寸晶圆代工厂，于 2016 年开放，从 180 纳米到 70 纳米节点都可涵盖，工艺技术包括嵌入式快闪记忆体（eFlash）、功率元件、影像感测器 CIS，以及高电压制程的生产，主要服务于韩国本土的 Fabless。
工艺之争
三星独霸全球半导体野心由来已久，在 TFT-LCD 面板领域让台湾五虎落寞；在 DRAM 领域，将台湾茂德逼得破产，让力晶被迫转型晶圆代工，赶得华亚投入美光怀抱。
随着 2017 年三星坐上世界最大半导体宝座后，三星独霸全球半导体野心也越来越膨胀，在 CIS 领域，2017 年和 2018 年连续投入两座 12 英寸厂约 7 万片产能，步步紧逼索尼；在晶圆代工领域，2017 年 5 月 12 日，将晶圆代工业务部门从系统 LSI 业务部门中独立出来，成立三星电子晶圆代工，开始直接挑战台积电。
有媒体称，三星 EUV 产线的投产以及成功交付高通全球首个 5 纳米产品骁龙 X60 基带芯片，都将给台积电带来些许压力。台积电则认为，高通的 5 纳米芯片还没确定是否由三星独家代工，之前的 7 纳米是两家共担，骁龙 865 给台积电代工，7nm EUV 工艺的骁龙 765 则是三星代工，而且相信高通明白，与三星共舞，就是与蛇共舞。
之前，芯思想已经在《三星目标高远，争当全球第一：存储芯片，晶圆代工，CMOS 图像传感器，还有营收》和《晶圆代工：三星力拼台积电有几多胜算》两篇文章中，对三星的代工情况进行了分析。
先来看三星在 10 纳米以下工艺和 EUV 方案的准备情况。
三星 10 纳米以下第一个节点本来是 7 纳米，但是由于 7 纳米量产受阻，黑面推出 8 纳米，8 纳米制程的 8LPP 是 10LPP 的升级终极版，相比 10LPP 提升 10%效率，减小 10%面积。
三星将在 7 纳米工艺及以下工艺全面使用 EUV 方案。7LPE 已经在 2019 年 4 月已经完成验证，布随着 V1 产线的投产，表示三星 7LPP 已经准备好。但是试产和量产是两个不同的过程，如何保证量率和技术迭代，对三星是个挑战，千万不要再犯当年 14 纳米的错。高通首款 5G SoC 单芯片骁龙 765 / 765G 就是采用 7LPP 工艺，不过 7LPP 好像较计划有所推迟。
7 纳米之后就是 5 纳米。三星表示，5LPE 将采用三星独特的智能缩放（Smart Scaling）解决方案，将其纳入基于 EUV 的 7LPP 技术之上，可实现更大面积扩展和超低功耗优势。20200 年 2 月，高通发布的骁龙 X60 基带芯片就是采用 5LPE 工艺。
5 纳米之后，就是 4 纳米。三星表示这是最后一次应用 FinFET 技术，延续 5LPE 工艺的成熟技术，方便客户升级，4 纳米芯片面积更小，性能更高，可以快速达到高良率量产。同时，三星还计划在 2020 年推出 6LPE 和 4LPE 工艺。
4 纳米之后就是 3 纳米。目前三星 3 纳米制程分 3GAE、3GAP 两个时代。首发 3GAE 是第一代 GAA 技术，根据官方说法，因是全新 GAA 晶体管结构，三星使用纳米设备制造出 MBCFET（Multi-Bridge-Channel FET），可显著增加晶体管性能，以取代 FinFET 晶体管技术。此外，MBCFET 技术还能兼容现有 FinFET 制程技术及设备，加速制程开发及生产。2019 年三星曾表示，与 7 纳米制程相比，3 纳米制程可将核心面积减少 45%，功耗降低 50%，整体性能提升 35%，预计最快 2021 年量产。
说完三星，再来看台积电在 10 纳米以下工艺和 EUV 方案的准备情况。
台积电 10 纳米以下第一个制程是 7 纳米（N7）。采用 DUV 加浸没式加多重曝光方案的 7 纳米于 2017 年 4 月开始风险生产，，2018 年第三季开始贡献营收，在 2018 年有 40 多个客户产品流片，2019 年有 100 多个新产品流片。与 10nm FinFET 工艺相比，7nm FinFET 具有 1.6 倍逻辑密度，约 20%的速度提升和约 40%的功耗降低。有两个工艺制程可选，一是针对 AP（N7P），二是针对 HPC（N7HP）。联发科天玑 1000、苹果 A13 和高通骁龙 865 都是采用 N7P 工艺。
台积电第一个使用 EUV 方案的工艺是 N7+。N7+于 2018 年 8 月进入风险生产阶段，2019 年第三季开始量产，N7+的逻辑密度比 N7 提高 15%至 20%，同时降低功耗。
7 纳米之后是 6 纳米（N6）。2019 年 4 月份推出的 6nm 制程技术，采用 EUV 光刻解决方案，将在 2020 年第一季风险试产，第三季实现量产。据悉 N6 工艺比 N7 工艺提供高出 18%的逻辑密度，设计规则与 N7 完全兼容，使其全面的设计生态系统得以重复使用为，且加速产品上市时间。
接下来是 5 纳米（N5）。5 纳米于 2019 年 3 月进入风险生产阶段，预期 2020 年第二季拉高产能并进入量产。主力生产工厂是 Fab 18。与 7 纳米制程相较，5nm 芯片密度增加 80%，在同一运算效能下可降低 15%功耗，在同一功耗下可提升 30%运算效能。
N5P：N5P（5nm+）预计 2020 年第一季开始试产，2021 年进入量产。与 5nm 制程相较在同一功耗下可再提升 7%运算效能，或在同一运算效能下可再降低 15%功耗。
至于 3 和 2 纳米，台积电表示已经在研发中，并宣布了 3 纳米和 2 纳米的工艺建设计划。至于 3 纳米制程细节今年 4 月将见分晓。
总体来看，在 10 纳米之下的工艺制造竞争中，不台积电技高一筹，领先三星大概一年半载的时间。虽然 5 纳米制程，三星表示交付首个 5 纳米芯片，但对于台积电来说，也不是坏事，普是当年 14 纳米和 16 纳米之争，还不是台积电笑到最后。