在2019世界互聯網大會——開源芯片論壇上,RISC-V基金會董事會成員、英偉達工程副總裁弗蘭斯(Frans Sijstermans)介紹了開源芯片體系RISC-V的前景。
據瞭解,在智能手機等移動芯片應用領域,ARM架構多年來佔據著絕對壟斷地位,基於開源技術的RISC-V,近來成為業界關注的焦點,包括ARM的鐵桿支持者華為、高通、Google等,紛紛加入了RlSC-V陣營,以分散風險,提升產業話語權。目前,全球已有上百家知名科技公司加入RlSC-V。
弗蘭斯介紹,RISC-V主要的貢獻不僅僅是新技術,實際上目標之一就是用以前的技術,這樣就不會有專利問題。RISC-V實際上給業界提供了一個新的專業模式,每個人都可以用,沒有人有所有權,沒有人能夠控制RISC-V,沒有一個國家能控制RISC-V。“有人提到了地緣政治問題,RISC-V就沒有地緣政治問題。”
弗蘭斯給了華為事件漩渦中的ARM沉重一擊:“我們之所以喜歡RISC-V,並不是因為我們不想付ARM的許可費,而是你可以自己控制你的命運。”
弗蘭斯直言,關於競爭問題,ARM、英特爾等(壟斷的)指令集提供者肯定是不高興的。但是其它企業肯定願意有這種競爭,他們希望能從最好的供應商那裡購買最好的東西,這對於整個生態系統來說是好事,基本上每個人都希望實現這種壟斷,但是競爭往往是最重要的。
“為什麼我們要選擇RISC-V?從我們的一些目標來看,我們希望有一個新的核心,我們需要更好的控制我們的產品。我們現在還找不到一個能符合我們所有要求的核心,比如說64位是非常小的,我們想要更大一些的,但是我們找不到。我們沒有辦法,我們只能用64位來支持。”弗蘭斯表示。
據瞭解,ARM主要提供64位指令集,以及32位指令集。其中64位指令集目前只向少數企業授權。業界已有公司吐槽,ARM的授權費過於昂貴。
“我們希望RISC-V取得成功,我們希望它成為一個豐富的生態系統,這樣我們就可以順利的、免費的來獲得相關的應用。因為裡面將有很多軟件,有些是來自開源的,有些是商業化的。”弗蘭斯表示,RISC-V有非常好的架構,英偉達還要和其他廠商合作,共同構建RISC-V生態系統。
RISC-V 課程推薦
課程一: Debug of RISC-V
課程適用人群
Debug of RISC-V
處理器硬件設計工程師,系統調試及軟件開發工程師
課程簡介
Debug of RISC-V
本課程依據RISC-V的debug 規範文檔,圍繞常用的處理器調試方式的硬件設計展開。重點講述RISC-V調試的系統結構及硬件組成,處理器調試功能中的常用的斷點設置,單步執行的實現,以及調試軟件控制和訪問處理器以及系統硬件資源的實現方式。並介紹了RISC-V調試規範中關於security方面的考慮。
課程目標
Debug of RISC-V
通過本課程的學習,幫助處理器軟硬件設計工程師瞭解RISC-V的調試方案,理解方案中常用調試方式的實現,從而進行硬件設計以及軟件開發調試。
課程內容
<table><tbody>No.1
第一講
RISC-V Debug的系統結構及硬件組成
No.2
第二講
RISC-V Debug的斷點設置功能
No.3
第三講
RISC-V 單步執行,訪問寄存器及Security
No.4
第四講
RISC-V Debugger訪問memory
快速學習通道
課程二:Interrupt of RISC-V
適用對象
處理器及系統硬件設計工程師,軟件工程師
課程簡介
本課程依據RISC-V的中斷架構規範,主要介紹RISC-V處理器支持的中斷類型,處理器關於中斷的控制及處理機制,software中斷和Timer中斷,以及平臺級中斷控制器(PLIC)的硬件結構,PLIC對於外部中斷的使能、優先級控制及中斷處理流程。
課程目標
通過本課程的學習,幫助處理器及系統軟硬件設計工程師瞭解RISC-V的中斷架構,從而對RISC-V系統中各種中斷進行控制和處理。
課程內容
第一講:RISC-V Core對中斷的支持
以處理器Core對中斷的支持為主,分別介紹中斷定義和類型,中斷的響應,中斷使能控制,Core進入和退出中斷的機制,最後介紹兩種local中斷源,即軟件中斷和Timer中斷。第二講:RISC-V 平臺級中斷控制器
主要介紹RISCV的平臺級中斷控制器PLIC。內容包括PLIC的結構,PLIC的中斷門戶gateway,PLIC對中斷的ID、使能及優先級的控制以及PLIC與Core交互處理中斷的流程。掃碼查看課程詳情(可試看)
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