對於FPGA來說，要儘可能避免異步設計，儘可能採用同步設計。同步設計的第一個關鍵，也是關鍵中的關鍵，就是時鐘樹。一個糟糕的時鐘樹，對FPGA設計來說，是一場無法彌補的災難，是一個沒有打好地基的大樓，崩潰是必然的。
具體設計細則：
1）儘可能採用單一時鐘；
2）如果有多個時鐘域，一定要仔細劃分，千萬小心；
3）跨時鐘域的信號一定要做同步處理。對於控制信號，可以採用雙採樣；對於數據信號，可以採用異步fifo。需要注意的是，異步fifo不是萬能的，一個異步fifo也只能解決一定範圍內的頻差問題。
4）儘可能將FPGA內部的PLL、DLL利用起來，這會給你的設計帶來大量的好處。
5）對於特殊的IO接口，需要仔細計算Tsu、Tco、Th，並利用PLL、DLL、DDIO、管腳可設置的delay等多種工具來實現。簡單對管腳進行Tsu、Tco、Th的約束往往是不行的。
可能說的不是很確切。這裡的時鐘樹實際上泛指時鐘方案，主要是時鐘域和PLL等的規劃，一般情況下不牽扯到走線時延的詳細計算（一般都走全局時鐘網絡和局部時鐘網絡，時延固定），和ASIC中的時鐘樹不一樣。對於ASIC，就必須對時鐘網絡的設計、佈線、時延計算進行仔細的分析計算才行。
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