近期在聖克拉拉舉行的開放創新平臺生態系統論壇上，臺積電(TSMC)對異構封裝的未來進行了展望。儘管Chiplet packaging經常被用來描述具有潛在廣泛變化功能的多個硅芯片的集成，但本文將使用“異構封裝”來代表它。下面的示例說明了大裸片和小裸片、DRAM裸片以及全高帶寬內存裸片堆棧(HBM2)的集成，比通常“chiplet”的範圍要豐富得多。臺積電集成互連與封裝副總裁Douglas Yu博士介紹了當前臺積電異構封裝產品，提出了3D封裝的發展，並將之形容為“More-than-More-than-Moore”。
Douglas表示，，隨著集成電路工藝技術的發展，晶體管的單位成本提高的速度已經放緩。
圖1.隨著工藝技術的升級，晶體管單位成本的提高速度已經放緩。
擴大規模肯定會帶來持續的產品PPA(Performance，Power，Area)收益，但是整個系統功能的最終成本可能會驅使系統設計人員尋求異構封裝的替代方案。
CoWoS
臺積電提供的首款異質封裝產品是基板上晶圓上芯片封裝(CoWoS®)。封裝的橫截面如下圖所示。
圖2.Cowos®封裝集成
硅中介層提供了die之間的互連，並通過硅通孔(TSV)連接到下面的基板。Douglas介紹了CoWoS®技術在生產中的最新進展，特別是能夠為晶圓光刻以最大光罩尺寸的2倍來製造中介層。
圖3.CoWo®S對硅中介層的支持大於單個最大光罩尺寸
Info POP
Douglas回顧了臺積電基於Integrated Fanout(Info)技術的異構封裝。原始的Info 產品提供了(重構的)晶圓級重新分佈層連接到裸片外圍之外的擴展凸塊位置。下面展示了較新的Info POP封裝截面。
圖4.Info POP截面
Info 模壓封裝超出嵌入式管芯，還可用於頂部管芯和再分佈層連接之間的Through-InFO vias(TIV)。
SoIC
臺積電(TSMC)異構封裝的最新創新涉及從管芯和基板之間的微凸點連接過渡到直接管芯連接之間的無凸點(熱壓)鍵合的轉變–有關微凸點和無凸點連接之間的比較，請參見下圖。TSMC-SoIC®是一個創新的基於晶圓工藝的前端平臺，集成了多芯片，多層，多功能和混合匹配技術，可實現高速，高帶寬，低功耗，高音調密度和最小的佔位面積和堆疊高度的異構3D IC集成。
圖5.凸點和無凸點技術特性與SOIC®封裝截面的比較
硅通孔提供了與凸點的連接，這是最終後端封裝組裝流程的一部分。無凸點附著技術的密度和電氣特性要優越得多。
未來展望
Douglas提出了一個異種封裝的設想，它結合了上述技術的獨特優勢。下圖直接描繪了SOIC®複合封裝將成為Info®或Cowos®封裝的一部分，可以集成了更多的die和/或HBM內存棧。
下第二幅圖說明了使用無凸點連接進行後續後端封裝組裝的多層(薄型)管芯。Douglas將此多層SOIC®解決方案稱為從3D系統集成向全3D系統擴展過渡的一部分。
圖6.SOIC®集成到後續的info或Cowos®封裝中
圖7.多層無凸點芯片集成 à3D系統縮放
由TSMC提出的異構封裝技術願景將真正為系統架構師提供持續擴展的巨大機會。除了傳統的單片芯片PPA技術選擇考慮因素之外，這一願景還為系統級功能集成和封裝成本優化提供了額外的機會。看看這些異構封裝產品如何影響未來的系統設計將非常有趣。
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