FinFET晶體管架構是當今半導體行業的主力軍。但是，隨著器件的持續微縮，短溝道效應迫使業界引入新的晶體管架構。在本文中，IMEC的3D混合微縮項目總監Julien Ryckaert勾勒出了向2nm及以下技術節點發展的演進之路。在這條令人振奮的道路上，他介紹了Nanosheet晶體管，Forksheet器件和CFET。其中一部分內容已在2019 IEEE國際電子器件會議（IEDM）上發表。
FinFET：今天最先進的晶體管
在每一代新技術上，芯片製造商都能夠將晶體管規格微縮0.7倍，從而實現15％的性能提升，50％的面積減小，40％的功耗降低以及35％的成本降低。幾年前，業界為了維持這種微縮路徑，從“老式”平面MOSFET過渡到FinFET晶體管架構。在FinFET中，源極和漏極之間的溝道為fin的形式。柵極環繞該3D溝道，可從溝道的3個側面進行控制。這種多柵極結構可以抑制在柵極長度降低時帶來的短溝道效應。
出色的短溝道控制能力至關重要，因為它奠定了器件微縮的基礎，允許更短的溝道長度和更低的工作電壓。
2012年，首款商用22nm FinFET面世。從那時起，FinFET體系結構進行了持續的改進，以提高性能並減小面積。例如，FinFET的3D特性允許增加fin片高度，從而在相同的面積上獲得更高的器件驅動電流。如今，業界正在加快生產的10nm / 7nm芯片也是基於FinFET。在最先進的節點的標準單元大多是6T單元高度，也就是是每個器件最多擁有2根fin。
Nanosheet：器件 進化第一步
但是，隨著工藝微縮至5nm節點，FinFET架構可能不再是主流。在溝道長度小到一定值時，FinFET結構又無法提供足夠的靜電控制。最重要的是，向低軌標準單元的演進需要向單fin器件過渡，即使fin高度進一步增加，單fin器件也無法提供足夠的驅動電流。
隨著技術節點的不斷變化，半導體行業並不急於轉向其他晶體管架構。一些公司甚至可能決定在某些節點停留更長的時間。但是，仍然存在需要最新的“通用” CMOS解決方案的應用，例如機器學習，大數據分析和數據中心服務器。通過這種通用CMOS解決方案，可以在相同技術節點中使用相同的晶體管架構來實現芯片上所有的功能。
在這裡，Nanosheet可以來幫助解圍。Nanosheet可以被視為FinFET器件的自然演變版本。想象一下將FinFET的溝道水平切割成多個單獨Nanosheet溝道，柵極也會完全環繞溝道。與FinFET相比，Nanosheet的這種GAA特性提供了出色的溝道控制能力。同時，溝道在三維中的極佳分佈使得單位面積的有效驅動電流得以優化。
從FinFET到Nanosheet的自然演變。
需要微縮助推器
在6T和5T的低單元高度下，向Nanosheet器件的遷移變得最佳，因為在這種情況下，fin的減少會降低傳統基於FinFET的單元中的驅動電流。
但是，如果不引入結構化微縮助推器（如埋入式電源軌和環繞式接觸），就無法將單元高度從6T減小到5T。
電源軌為芯片的不同組件提供電源，並且一般由BEOL中Mint和M1層提供。但是，它們在那裡佔據了很大的空間。在嵌入式電源軌結構中，電源軌埋在芯片的前段，以幫助釋放互連的佈線資源。此外，它們為採用節距微縮而增加BEOL電阻的技術提供了較低的電阻局部電流分佈。BEOL沒有電源軌後，可以將標準單元的高度從6T進一步降低到5T。
下一步：縮小p和n之間的間距
隨著走向更小的軌道高度的旅程的繼續，單元高度的進一步減小將要求標準單元內nFET和pFET器件之間的間距更小。但是，對於FinFET和Nanosheet而言，工藝限制了這些n和p器件之間的間距。例如，在FinFET架構中，通常在n和p之間需要2個dummy fin的間距，這最多消耗總可用空間的40-50％。
為了擴大這些器件的可微縮性，IMEC最近提出了一種創新的架構，稱為Forksheet器件。Forksheet可以被認為是Nanosheet的自然延伸。
與Nanosheet相比，現在溝道由叉形柵極結構控制，這是通過在柵極圖案化之前在p和nMOS器件之間引入“介電牆”來實現的。該牆將p柵溝槽與n柵溝槽物理隔離，從而允許更緊密的n到p間距。
從FinFET到Nanosheet再到Forksheet的自然演變。
用於製造Forksheet的工藝流程與用於製造Nanosheet的工藝流程相似，僅增加一些額外的工藝步驟。n和p之間的介電隔離還具有一些工藝優勢，例如填充功函數金屬的工藝更簡化。在此基礎上，由於大幅減少了n到p的間距，預計該Forksheet具有更佳的面積和性能的可微縮性。
Forksheet工藝流程中的關鍵步驟，即有源區形成後“介電牆”的形成步驟。
Forksheet：性能和麵積的改進
IMEC的研究人員最近使用TCAD仿真來量化Forksheet架構的預期PPA潛力。所研究的器件針對IMEC的2nm技術節點，採用42nm的接觸柵節距和16nm的金屬間距的5T標準單元庫。擬議的設計包括一些微縮助推器，例如埋入式電源軌和環繞接觸。
與Nanosheet器件相比，已計算出10％的速度增益（恆定功率）和24％的功率減小（恆定速度）。這種性能提升的部分原因是由於柵極-漏極重疊較小而導致的（寄生）Miller電容減小。可用空間還可以用於增加sheet寬度，從而提高驅動電流。最後，可以利用從n到p的間距減小將軌道高度從5T縮小到4.3T，從而使單元面積減小20％。在SRAM設計中，仿真結果表明，在8nm 的pn間距下，單元面積的微縮比例和性能提高了30％。
SRAM半單元的版圖，用於a）FinFET，b）GAA Nanosheet和c）Forksheet。由於pn間距不受柵極擴展（GE），柵極切割（GC）或dummy fin gate tuck（DFGT）的影響，因此Forksheet可以提供高達30％的位單元高度微縮比例。
在從平面到FinFET以及垂直堆疊的Nanosheet的自然進化中，可以將Forksheet視為下一版本。以上特性證明了其作為2nm技術節點的最終邏輯“通用” CMOS器件的潛力。在進一步的研究中，需要解決將這些器件完全投入生產的工藝挑戰。
CFET：通往3T邏輯標準單元的道路
小於5T時，單元高度的進一步降低主要受到可佈線性問題的限制，而且這個問題應在邏輯區塊級別進行評估。為了優化可佈線性，我們將進入CFET時代，進一步推動了摩爾定律的發展。
CFET的概念在於將nFET“摺疊”在pFET之上，這樣就充分利用了器件3D微縮的潛力。
由於具有堆疊特性，CFET擁有2個局部互連層，這為內部單元佈線和減小單元面積提供了更大的自由度。單元之間的可佈線性也可以大大改善。
CFET架構具有2個局部互連層以及pn 堆疊CMOS基本結構。
初步評估表明，基於FinFET的4T CFET可以對標甚至超過5T“標準” FinFET器件的標準單元功率性能指標。它還可以提供面積縮小25％的標準單元和SRAM單元。基於Nanosheet的CFET可以提供額外的性能提升，並且對於縮小到3T邏輯標準單元來說是必需的。
結論
在本文中，IMEC提出了一條通往2nm及以下技術節點的最終規模化邏輯器件的演進路徑。在今天的主流FinFET之後出現了Nanosheet器件，該器件提供了出色的溝道控制功能，同時又增加了有限的工藝複雜性。當配合定標助推器時，具有5T軌道高度的標準單元將觸手可及。下一步，Forksheet可能會進場，由於減小了n到p的間距，因此提供了通往4.3T單元的可能性。相關工藝仿真證實了其在2nm技術節點上的潛力。CFET作為最緊湊的CMOS結構，為實現3T邏輯標準單元帶來了希望。
從FinFET到Nanosheet，Forksheet再到CFET。
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