短短的幾點幫您優化時序

短短的幾點幫您優化時序


  • 儘量用硬核,比如硬件乘法器,這個應該都知道。
  • 結構上的pipeline,簡言之就是“拆",最極端的情形是拆到源和目的Reg間只有基本的組合邏輯門,比如說~a & b之類...;當然FPGA裡實際不必這樣,打個比方,兩個xbit的數據做比較,若芯片內是4輸入LUT,若有pipeline的必要,那麼流水級最多用[log4(x)]+1就夠了。
  • 系統上的流水,也就是打拍,副作用是帶來latency;這是最常見的方式之一,但有的情形下不允許。
短短的幾點幫您優化時序

  • 異步, 劃分不同時鐘域;比如說系統主體可以工作在100M-,特定的子系統要求必須工作在300M+,那麼可以將特定模塊劃分到不同的時鐘域裡;但異步時鐘域不宜太多。
  • 綜合時使用retiming,duplication;physical synthesis優化,現在的綜合器這方面已經足夠聰明瞭。
  • 預算允許可使用速度更快的芯片;這個也許是實現 “不修改RTL又時序收斂” 的最可能的方式。
短短的幾點幫您優化時序

原文地址:卿萃科技FPGA極客空間 微信公眾號


分享到:


相關文章: